TW200820649A - Multi-modulus divider retiming circuit - Google Patents
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Description
200820649 九、發明說明: 【發明所屬之技術領域】 所揭示之實施例係關於多模數除法器（MMD)。 【先前技術】 蜂巢式電話内的接收機及發射機電路系統通常包括一個 _ 或多個本地振盪器。舉例而言，此一本地振盪器可包括一 -鎖相環路（PLL)，該鎖相環路自一晶體振盪器接收一穩定 但相對低頻率之信號（例如，20 MHz)且產生具有所選相對 ^ 高頻率之輸出信號（例如，900 MHz)。該PLL之回饋環路包 括一分頻器，其接收該高頻信號並下分頻該信號以獲得一 與來自該晶體振盪器之信號具有相同相位及頻率之低頻信 號。 一種類型之除法器（此處將其稱為「多模數除法器」 (MMD))通常用來達成分頻器。該MMD接收高頻輸入信號 SIN且將該信號除以一除數值DV以產生低頻輸出信號 ^ SOUT。該MMD包括複數個鏈接在一起以形成MMD之模數 除法器級（MDS)。每一 MDS(除了最後一個MDS)皆自該鏈 中下一個MDS接收一回饋模數控制信號。每一 MDS亦接收 • 一模數除數控制信號S。若一特定MDS之模數除數控制信 β 號S具有一第一數位邏輯值，則該MDS以一除以2模式運 作，否則該MDS以一除以3模式運作。該MMD之不同MDS 級之模數除數控制信號值S—起確定該MMD除以之除數值 DV 〇 在許多MMD應用中，該MMD輸出信號將具有一約為百 123114.doc 200820649 分之五十之工作循環。相對於該高頻1^11^]〇輸入信號，該 輸出信號亦將具有低抖動。每一應級引入一抖動量。由 於該等MDS級之級聯，該MMD之不同MDS級之抖動累積 起來。於一涉及蜂巢式電話標準之蜂巢式電話應用中，將 最後-個MDS之輸出用作MMD輸出導致如此多的所累積 之抖動以致無法滿足該蜂巢式電話標準施加於MMD上之 雜訊要求。
Y種解決此問題之習用方法係使用無抖動高頻MMD輸 入信號以使抖動的低頻MMD輸出信號與一高速正反器同 步化（「重計時」）。此使得該正反器之輸出幾乎無抖動。 然而’此解決方案一般需要高頻MMD輸入信號與低頻 MMD輸出信號之間的—經良好界定之相位關係、。由於該 架構，#除數值DV較大時，可能難以在兩個信號之 間維持一充分恆定之相位關係。 一一解決該抖動問題之第二習用方法涉及三個正反器。第 一二反器藉助高頻MMD輸入信號同步化控制第一訄〇8級 之模-數^控制信號。該模數控制信號係確定第一mds級係除 =是除以3之信號。將第一正反器之經同步化輸出供應 接弟：正反器之時鐘輸入。第二正反器之〇_輸入經耦合以 收一固定數位邏輯高值以使該第一正反器之經同步化輸 出之一邊緣將該數位邏輯高值計時至第二正反器中。第二 ::器之重設輸入經耦合以接收一重設信號，該重設㈣ :一自該_D之數個中間MDS輸出的數個信號之邏輯: 口。因此，該重設信號將第二正反器重設至一數位邏輯 123ll4.doc 200820649
^第二正反器之輸出係供應至第三正反器之仏輸入且該 第一正反裔係使用高頻MMD輸入信號來計時以使第二正 反器之輸出與該高頻MMD輸入信號同步化。該第三正反 态之重設輸入經耦合以接收該重設信號。該第三正反哭之 Q輸^輸出具有一約為百分之五十工作循環之合意低抖動 低頻信號。遺憾的I，由於三個正反器中的兩個正反器將 由咼頻MMD輸入信號來計時，因此此第二習用解決方案 消耗大量功率。功專消耗因此係非合意高。 【發明内容】 一種多模數除法器（MMD)，其接收一 MMD輸入信號， 將該k號除以一除數值，及輸出一 ]^[馗]〇輸出信號s〇ut。 該MMD包括一新穎的重新計時電路（例如，一時序邏輯元 件）及一模數除法器級（MDS)鏈。每一 MDS接收一輸入信 號，藉由除以2或除以3來分頻該信號，及將該結果作為一 輸出信號輸出。每-MDS響應於其自&的模數控制信號， 該信號控制該MDS除以2還是除以3。該時序邏輯元件輸出 該MMD輸出信號s〇UT。該鏈之該等第一mds級中之一者 之杈數控制信號用於將該時序邏輯元件置於一第一狀離 中。。該鏈之中間MDS級中之一者之輸出信號用於將該時序 ϋ輯7L件置於_第二狀態中。在—實例中，該時序邏輯元 2係一正反器。該模數控制信號設定該正反器以使該正反 器處於「設定」狀態中且將該輸出信號S0UT確認至一數 位邏輯高值。該鏈之中間MDS之輸出信號重設該正反器以 使”亥正反斋處於「重設」狀態中且將該輸出信號去 123114.doc 200820649 確認至一數位邏輯低值。 已認識到，用於將該時序邏輯元件置於第一狀態中之模 數控制信號相對於Μ M D輸入信號具有少量的所累積之抖 動。忒松數控制信號係由該鏈中一早期MDS之低抖動輸出 信號來閘控。由於此模數控制信號之脈衝邊緣具有低抖 動’故該輸出信號SOUTifi應邊緣亦具有低抖動。此 外’亦已認識到’該等刪級中之—者之輸出信號在該模 數控制信號邊緣之間的約半路處躍S。因此，此一蠢8級 輸出信號用於在該模數控制信號之每一田比鄰脈衝對之間的 約中途處將該時序邏輯元件置回至第二狀態中，以使該輸 出信號S0UT具有一約50/50之工作循環。 '"月3 在一有利態樣中，產生輸出信號8贿之時序邏輯元件 不該MMD輸入信號之高頻下來計時。設定及重設該時序 ，輯το件之信號具有長於M M D輸人信號之最小脈衝寬 :。因此’較—使用更高頻率之mmd輸人信號來重新計 =㈣勘輸出信號之習用重新計時電路，該新穎的重新 ^ %電路消耗明顯更少之功率。 上述說明係一概括說明且因此勢必包含對細節的簡化、 省略；因此’熟習此項技術者應瞭解，該概括說明 =閣釋性而絕非意欲作為限定性說明。在下文所述之非 的< =詳細說明中’本文中所述唯一由申請專利範圍界定 顯:易Γ或過⑻他態樣、發明性特點及優點將變得 【實施方式】 I23ll4.doc 200820649 圖i係一根據一新穎態樣之行動通訊裝置100之簡化圖。 在此情況中，行動通訊裝置100係一蜂巢式電話。蜂巢式 電話100包括一天線101及數個積體電路，該等積體電路包 括一新穎射頻（RF)收發機積體電路102及一數位基頻積體 電路103。數位基頻積體電路1〇3包括主要數位電路系統且 包括一數位處理器。數位基頻積體電路丨〇3之一實例係可 自Qualcomm公司購得之MSM62 80。新穎RF收發機積體電 路1 〇2包括用於處理類比信號之電路。 圖2係一圖1之RF收發機積體電路1〇2之更詳細圖式。接 收機「信號鏈」104包括一低雜訊放大器（Lna)模組1〇5、 一混頻器106、及一基頻濾波器1〇7。當以一 GSM(全球行 動通说糸統）模式接收時’天線1 〇 1上的一信號穿過一開關
工|§108且隨後穿過路徑1〇9、穿過一 SAW 110並進入[NA 105中。當以一 CDMA(分碼多重近接）模式接收時，天線 110上的一信號穿過開關工器1 〇8，穿過一雙工器丨j J，及 穿過路徑112並進入LNA 105中。在所有模式中，lna 105 皆放大高頻信號。本地振盪器（L0)113將一適宜頻率之本 地振盪器信號供應至混頻器106以便將該接收機調諸成接 收適當頻率之信號。混頻器1〇6將該高頻信號向下解調變 為一低頻信號。不需要的高頻雜訊係藉由基頻濾波器1〇7 來濾出。基頻濾波器1 07之類比輸出係供應至數位基頻積 體電路103中的一類比至數位轉換器（ADC)114。ADe 114 將該類比信號數位化成隨後由數位基頻積體電路1〇3中的 一數位處理器來進一步處理之數位資訊。 123114.doc 200820649 發射機「信號鏈」115包括一基頻濾波器116、一混頻器 117及一功率放大器模組118。欲傳輸之數位資訊係由數位 基頻積體電路103内的一數位至類比轉換器（DAC)U9轉換 成一類比信號。所得到之類比信號供應至RF收發機積體電 路102内的基頻濾波器116。基頻濾波器116將不需要的高 頻雜訊濾出。混頻器117將基頻濾波器116之輸出調變至一 高頻載波上。本地振盪器（LO)12〇將一本地振盪器信號供 應至混頻器117以使該高頻載波具有針對正使用之通道之 正確頻率。然後，由功率放大器模組118來放大混頻器117 之南頻輸出。當以GSM模式進行傳輸時，功率放大器模組 118經由路徑121輸出信號，該信號穿過開關工器1〇8並到 達天線101上。當以CDMA模式進行傳輸時，功率放大器 模組118經由路徑122將信號輸出至雙工器lu。該信號穿 巧雙工器111，穿過開關工器108，並到達天線1〇1。慣用 方法係使用雙工器111及開關工器1〇8以允許非雙工（例 如，GSM)及雙工（例如，CDMA1X)通訊兩者。圖2之特定 電路僅係一此處出於闡釋目的提出的可能之實施方案。 以下將結合本地振盪器（LO)l 13在接收機中之運作來解 釋本地振盪器113及120之運作。圖3係本地振盈器113之更 詳細圖式。本地振盪器113包括一晶體振盪器信號源123及 一分數數字鎖相環路（PLL)124。在當前實例中，晶體振盈 器k號源12 3係一通至外部晶體振盪器模組之連接。戍 者’該晶體振盪信號源係一設置於RJ7收發機積體電路 102上之振盪器，其中晶體在積體電路1〇2外部且經由積體 123114.doc -12- 200820649 電路102之端子附接至該振盪器。 PLL 124包括一相位偵測器（pD)125、一電荷幫浦126、 一銥路濾波器127、一電壓控制振盪器（vc〇)128、一信號 调即輸出除法器129及一新穎分頻器13〇(有時稱作「環路 • 除法器」）。分頻器do接收一第一較高頻率F1之分頻器輸 ^信號SIN，藉由除以—除❹來分頻該信號，及輸出一 第一較低頻率F2之分頻器輸出信號s〇UT。在分頻器13〇之 _ 複數個計數循環期間，當該PPL被鎖定時，F2=F1/D。當 被鎖定時，該SOUT信號之頻率？2及相位匹配自晶體振; 器信號源123供應之參考時鐘信號之頻率及相位。 分頻器130包括一新穎多模數除法器（mmd)13i、一加法 器132、及-Σ△調變器133。在一計數循環中，多模數除法 器131在輸入節點134上將分頻器輸入信號sin除以一除數 值DV且在輸出節點135上產生分頻器輸出信號。除 數值DV係加法器132第一數位輸入埠136上的一第一數位 # 值與加法器B2第二數位輸入埠137上的一第二數位輸入值 之和。Σ△調變器133隨時間改變第二數位輸入埠137上之 值，以便在該MMD之多個計數循環期間，F2=F1/D。 多模數除法器之高位準說明： 圖4係一圖3之新穎MMD 131之更詳細圖式。mmd ^包 括—輸入緩衝器丨4丨、一 7個多模數除法器級（M D s級）之鏈 142 148及一新穎重新計時電路149。前三個級Μ、 144建構於電流模式邏輯（CML)中。最後四個河]^級145_ 148建構於互補金屬氧化物半導體（CM〇s)邏輯中。缓衝器 123114.doc -13 - 200820649 及反向器150-153自CMOS邏輯信號及位準轉換至CML邏輯 信號及位準。每一MDS級接收一輸入信號且藉由除以2或 除以3來分頻該信號，並將結果作為一輸出信號輸出。在 圖4中，該7個MDS級表示為mv23cELL〇至 DIV23CELL6。該7個MDS級輸出之輸出信號分別表示為 〇〇至06。圖4之每一 MDS級可除以2或除以3，此取決於模 數除數控制信號s及回饋模數控制信號FMC之值。此處， 字母FMC代表「回饋模數控制」。整個MMD 131除以之除 數值DV係由該7個S模數除數控制信號s[6:〇]之值來確定。 圖5闡明一顯示可使]^]^!) 131除以一合意除數值DV之模 數除數控制信號S[6:0]之等式。舉例而言，若MMD 13 1欲 除以一 181之除數值，則S[6:0]應為值[〇11〇1〇1]。 一 MDS級之高位準說明： 圖6係一圖4之MMD 131之第一 MDS級142之簡化圖。第 一 MDS級142具有一可代表其他MDS級143-148結構之結 構。第一 MDS 142包括一第一級157及一第二級158。第一 級157包括一 D型正反器159、一 〇尺閘160、一 n〇R閘161及 緩衝器150。圖8之〇R閘16〇、NOR閘161及緩衝器150與圖 解闡釋於圖4中之〇R閘16〇、n〇R閘161及緩衝器150相 同。在一實施方案中，閘160及161之功能併入正反器159 電路系統中’其中正反器159係一 CML正反器。第二級158 包括一 D型正反器！ a及一n〇r閘163。在一實施方案中， NOR閘1 63之功能併入正反器162電路系統中，其中正反器 162係一 CML正反器。 123114.doc -14- 200820649 MDS級142在輸入導線164及165上接收差分輸入信號 SINBUF及SINBUFB且在輸出導線166及167上輸出差分輸 出信號00及OOB。輸入導線168係一用於自Md；^143接收 回饋模數控制信號FMC1之輸入導線。輸入導線169係一用 於接收確定MDS 142將處於「除以2模式」中還是將處於 「除以3模式」中之模數除數控制信號8[〇]之輸入導線。 當該第一級正輸出一不改變狀態之恆定數位邏輯值時，使 用輸入導線170及171來接收用於使第一級159斷電之信 號。藉由在此條件下不給第一級159供電，功率得以節 省。§第一級1 59被斷電時，使用一電晶體（未顯示）來將第 一級159之輸出導線耦合至若該正反器通電則正反器159將 進行輸出之適宜數位邏輯值。 在運作中，若模數除數控制信號8[〇]係一數位邏輯高， 則MDS級142處於除以2模式中。另一方面，若模數除數控
制信號S[0]係一數位邏輯低，則MDS 142處於「除以3模 式」中。 N 在除以2模式中，不管回饋模數控制信號1?]^(：：1之數位邏 輯位準如何，MDS級142將輸入信號除以2。s[〇]係一數位 邏輯高導致緩衝器150將一數位邏輯高供應至N〇R閘i6i之 最左邊輸入導線上。因@，不管⑽閘16G輸出之信號如 何、NOR閘1 61輸出一數位邏輯低。由於此數位邏輯低信 號為 模數控制化號j，因此表示為MC0B。MC0B係一 數位邏輯低導致正反器！ 59以一數位邏輯低值重複計時。 因而，正反器159輸出之信號Q1保持一數位邏輯低值。由 123114.doc -15- 200820649 於該數位邏輯低值存在於NOR閘163之上部輸入導線上， 因此NOR閘用於反轉其下部輸入導線上之信號且將經反轉 仏號供應至正反态162之D輸入導線上。因而，n〇r閘163 反轉正反器162之Q輸出導線上所輸出之值且將經反轉信號 供應回至正反器162之D輸入導線上。因而，正反器162用 作一觸發正反器以藉由除以2來分頻輸入信。 在除以3模式中，MDS 142端視正反器162之狀態及回饋 模數控制信號FMC1之邏輯位準除以2或除以3。若回饋模 數控制信號FMC1及自正反器162輸出之Q2B信號兩者皆具 有數位邏輯低位準，則在輸入信號SINBIjf的三個後續週 期期間，MDS 142除以3。若FMC1及Q2B兩者皆具有數位 邏輯低值，則OR閘i6〇輸出一數位邏輯低值。因而，n〇r 閉1 61的兩個輸入皆為數位邏輯低值。NOR閘1 61將模數控 制h號MC0B確認至一數位邏輯高值。然後，將此數位邏 輯尚值計時至正反器159中。當正反器159之(^輸出導線上 顯現數位邏輯高值時，从〇尺閘163之輸出被迫為低。不管 供應至NOR閘163之下部輸入導線上的數位邏輯值如何， NOR閘163輸出此數位邏輯低值。將正反器162iD輸入導 線上的數位邏輯低值計時至正反器162中，以在正反器162 之觸發期間有效地將電流低脈衝週期延伸一個時鐘週期。 正反器162之Q輸出之低值用於自OR閘160之上部輸入導線 中移除Q2B之數位邏輯低值，以使〇11閘16〇輸出一數位邏 輯回值，此導致1^01^閘161迫使模數控制信號MC0B返回至 一數位邏輯低位準。因此，FMC1之低脈衝導致一個週期 123114.doc -16 - 200820649 之延遲被插入正反器162之觸發中。除導致輪入信號 SINBUF被2除之普通觸發運作外，具有一個週期延伸之觸 發運作可有效地將輸入信號除以3。在除以3模式中，若 MDS級142不接收信號FMC1之一低脈衝，則正反器159始 終將一數位邏輯低輸出至NOR閘1 63之上部輸入導線上且 第二級之正反器162繼續解發並實施除以2運算。由此可 • 見，模數控制信號MC0B之值確定在下一時鐘週期期間 _ MDS 142係除以2還是除以3。 MMD及重新計時電路運作： 圖7係一圖解闡釋圖4之MMD 131之運作之波形圖。信號 〇〇至06係MDS級142至148之輸出信號。信號乂⑶則系以上 結合圖6所論述之模數控制信號。信號Mc〇b至及 MC6係圖4中所圖解闡釋之模數控制信號。供應至μμ〇 13 1之輸入信號SIN表示為一區塊，此乃因其頻率對於欲在 圖7之波形圖中圖解闡釋之個別躍遷過高。輸出信號s〇ut • 係圖4之新穎重新計時電路149之輸出信號。表示為1)]〇(：之 信號係一用於修正模數控制信號之工作循環之「工作循環 修正信號」。該DDS信號之一實例係MDS輸出信號〇5。 圖8A係一圖4之MMD 131中的重新計時電路之一實 例之更詳細圖式。重新計時電路149包括一反向器Η〕及一 CMOS(互補金屬氧化物半導體）時序邏輯元件^。在此情 況t，時序邏輯元件173係一 D型不只 .^ ^ 正反益。除反轉邏輯值 外，反向器172還可自CML作辨仞唯綠μ 就位準轉換至CMOS信號位 準。在圖8A之實例中，該丁从你^ Ύ茨作循裱修正信號係自MDS 147 123114.doc 200820649 輸出之輸出信號05。 圖8B係一圖解闡釋圖8A之重新計時電路149之運作之簡 化波形圖。當模數控制信號MC1B在時間丁1處躍遷為高 時’則一數位邏輯低值被供應至正反器173之異步活動低 SET輸入導線174上。在圖4之實例中，模數控制信號 MC1B係第二MDS級143内的一CML信號。當模數控制信號 MC1B羅遷為咼時，則正反器1 被以異步方式置於一第一 狀恶（亦即，SE丁狀態）中。在此狀態中，正反器夏73將輸出 節2 135上之信號s〇UT確認至一數位邏輯高值。接下來， 在％間丁3處，自MDS級147輸出之輸出信號05躍遷至一數 位邏輯高值。MDS級147達成於CMOS電路系統中，而信號 〇5具有CMOS信號位準。信號05在時間丁3處之低至高信號 躍遷係供應至正反器173之時鐘輸入導線175上。該低至高 #號躍遷導致正反器173在正反器173之〇輸入導線176上以 數位邏輯低值來計時。因而，正反器丨被置於一第二狀 =(亦即，RESET狀態）中。在此狀態中，正反器173將輸出 節點,135上之信號S0UT去確認至一數位邏輯低值。由於信 唬05之低至高躍遷出現在圖7中所圖解闡釋（且如圖⑽之簡 化圖中所圖解闡釋）的模數控制信號毗鄰高脈衝之 間的約半路處，因此所得到的mmd輸出信號具有一 約為50/50之工作循環。 在一習用MMD重新計時電路中，進入該MMDt之高速 MMD輸入信號通常係用於同步化μμ〇輸出信號以減小 MMD輸出信號中之抖動之信號。使用此高速信號來進行 123114.doc -18- 200820649 同步化導致該重新計時電路消耗大量功率。在一有利態樣 中，已或識到圖4之模數控制信號MCIB係一低抖動信號， 其在-當合意輸出信號S 〇 U τ之週期應躍遷時之時間處躍 遷。因而’在圖8A之電路中，該MC1B信號用於切換信號 S〇UT之邏輯位準。在輸出信號SOUT之每-週期期間，模 數控制信號MC1B僅躍遷兩次。相對sMMD 131之輸入信 號SIN，K8A之重新計時電路所產生之輸出信號s〇ut之 _ i升邊緣具有低抖動，此乃因該MC_數控制信號相對
於輸入信號SIN具有小抖動。MC1B具有較小㈣，此乃因 產生MC1B信號之MDS級（MDS 143)係該mds級鍵中的一早 期MDS級。由於僅存在一個先前_級（MDS級142)，因 ’ 而由先前刪級在MC1B信號中所累積之抖動較小。圖8A 之電路不包括在MMD輸入信號SIN之高頻下計時的任何正 反器或其他時序邏輯元件。正反器173係在與較低頻率輸 出信號SOUT相同之頻率下計時，且因而較—習賴膽重 _ 料時電路中之時序邏輯元件（其係在輸入信號則之更高 頻率下計時）消耗更少切換功率eMClBA致不具有其脈衝 寬度與輸入信號SIN之最短脈衝一樣短之脈衝。由於正反 器173係在-慢於彼SIN之頻率下計時且具有長於則所具 有之最小脈衝寬度，因此正反器173可能且在⑽⑽電路中 達成。藉由在CMOS電路系統中達成重新計時電路之時序 邏輯元件，與-習用重新計時電路相比，該重新計時電路 功率消耗減小’該習用重新計時電路涉及具有一顯 著DC電流抽取的一 CML或其他高速時序邏輯元件。此 123114.doc -19· 200820649 外，使用一模數控制信號來將輸出信號SOUT確認至-第 一數位邏輯位準且隨後 士日士 傻使用—適宜MDS級輸出信號以在適 宜％間處去確認輸出芦赛s 之技術無需模數控制信號 與MDS輸出信號之間的任 ”壬何相位關係。缺乏一難以達成之 相位關係要求簡化了電路設計。 圖9A係-圖4之咖131之重新計時電路⑷之另—實 例之詳圖。圖9A之重新計時電路⑷包括-時序邏輯元件 177(在此情況下，為一 马正反為）、一CMOS反向器178 '及 一非反轉CML至CMOS緩衝器179。 圖9B係-圖解說閣釋9A之重新計時電路149之運作之朽 化波形圖。當模數控制信號MC1B在時間们處躍遷低至高 時’該信號自CML信號位準轉換至〇_信號位準，且被 供應至正反器177之時鐘輸入導線m。正反器m之時鐘 輸入導線⑻上的信號之低至高躍遷導致正反器⑺仙輸 二導線182上以數位邏輯低位準計時。此將正反器177置於 一第一狀態（亦即’RESEm態）中且導致正反器m迫使輸 出節點⑶上的MMD輸出信？虎8贿至一數位邏輯低位 準。反向器178反轉MDS輸出信號〇5以便將時間τ3處的上 升邊緣輸出信號05作為一下降邊緣供應至正反哭177之活 動低異步SET輸入導線180上。在Τ3時間處，此信號之低 位準將正反器m肢-第二狀態（亦即，财狀態）中且迫 使MMD輸出信號05至—數位邏輯高位準。因而，圖9A之 重新計時電路149之實例利用與以下相同之技術··使用一 模數控制信f虎來將輸出信號舰丁確認至一帛一數位邏輯 123114.doc -20- 200820649 位準（在此情況下，一數位邏輯低位準）且隨後使用一適宜 MDS級輸出信號以在適宜時間處將輸出信號s〇ut去確認 至一第一數位邏輯位準（在此情況下，一數位邏輯高值）， 以使#號SOUT具有一約為50/50之工作循環。 圖1 〇係一可代替且除CML至CMOS緩衝器i 79以外用於圖 9A之電路中的差分鎖存器之電路圖。「節點183至供電導體 185之阻抗」與「節點184至供電導體185之阻抗」之間的 阻抗差取決於該差分鎖存器之％〇1]3與撾(：1輸入導線之間 的差分電壓。舉例而言，若MC1B輸入導線上之電壓相對 於MCI節點上之電壓增加，則節點183上之電壓將降低。 此降低將降低P通道電晶體186之閘極上的電壓。此使得p 通道電晶體186更具導電性，從而又可增加節點184上之電 壓。由於P通道電晶體186及187之交叉耦合性質，因此使 得P通道電晶體186較！>通道電晶體187更具導電性。「節點 183至供電導體185之阻抗」與「節點184至供電導體185之 阻抗」之間的差分增強電晶體188及189之差分電導效應。 在此意義上，該電路可被認為具有一鎖存特徵。與消耗十 笔安電流來重新計時一特定頻率之MMd輸出信號的習用 重新汁時電路相比，採用圖1 〇之差分鎖存的圖9A之重新計 時電路經模擬而消耗少於三毫安電流來同步化相同之 MMD輸出信號。該差分鎖存器在輸入導線190及191上接 收具有CML信號位準之信號並將一具有CM〇s邏輯位準之 信號輸出至一輸出導線192上。 圖11係一根據一新穎態樣之方法之流程圖。使用一多模 123114.doc -21 - 200820649 數除法器（MMD)來實施-分頻運作（步驟2〇〇)。該麗〇包 括-除以2/3單元之鏈。該等除以2/3單元之每一者皆響應 於其自己的模數控制信號，該信號控制該除以2/3單元係 除以\還是除以3。在一實例中，圖4之刪級142_148係除 以2/3單兀。藉由使用該等模數控制信號中之一者將一時 序邏輯元件置於-第-狀態中（步驟2〇1)，且使用一除以 2/3單元輸出信號將該時序邏輯元件置於一第二狀態中（步 驟2〇2)來產生一MMD輸出信號SOUT。在-實例中，用於 將時序邏輯元件置於第— 弟、、及中之杈數控制信號係圖4中所 識別之极數控制#號MC1B而用於將時序邏輯元件置於第 二狀態中之輸出信號係圖4中所識別之輸出信號〇5。當時 輯7L件處於第—狀態中時，該時序邏輯元件迫使輸出 4吕號SOUT至一第一备你、鹿奴 ^ 數位璉輯位準。當時序邏輯元件處於 弟二狀態中時，該時库溫無-d 卜 序I輯凡件迫使輸出信號SOUT至，一 第二數位邏輯位準。者客y 一、 田拉數除法器運作時，該時序邏輯 元件被交替地置於第一 g t 弟狀恶且隨後第二狀態中，以徒 SOUT信號在第一盥篦一 從 、一數位邏輯位準之間重複地躍， 且以使剛了信號具有-W50之工作循^ 雖然在上文中出於於道 、θν目闡述了某些具體實施例，但本 專利文件之教示具有一 叙通用性且不限於上述具體實 例。雖然一實例係使用一加仏 ^κ ^ 雜々 個特定核數控制信號MC1B將重 新計時電路之時序邏輯 ^ 竹更 ._ m 件置於弟一狀態中加以闡述Me 亦可使用該等模數控制 阐乩仁 MC5B中之另_ =就中之其他信號（例如’mcob至 3然一實例係將一個特定MDS輸出信 123114.doc -22- 200820649 號Ο 5用作工作德 衣 > 正“號來加以闡述，但亦 =信號:在某些應用中，合意之情形
上w *出心唬中多個信號之組合邏輯函數之工作循環修 虎二重新計時電路可後跟藉由低頻信號計時的附加之 =調節時序邏輯元件。雖然上述重新計時電路採用正反 -作為其時序邏輯元件，但新穎重新計時電路之其他實施 木用鎖存||作為其時序邏輯元件。因此，可對所述具體 只施例之各種特點實施各種修改、改正及組合，此並不背 離下述申請專利範圍之範疇。 【圖式簡單說明】 圖1係—根據一新穎態樣之行動通訊裝置（在此實例中， 係一蜂巢式電話）之簡化圖。 圖2係一圖丨之行動通訊裝置内的射頻收發機積體電路之 圖式。 圖3係一圖2之射頻收發機積體電路中一本地振盪器之圖 式。 圖4係一圖3之本地振盪器之分頻器之圖式。該分頻器係 夕模數除法器（MMD)。該圖式係一使用邏輯閘符號之概 念圖。 圖5闡述一指示可使圖4之七級MMD除以一合意除數之 值S[6:0]之等式。 圖6係一圖4之MMD的一個MDS之概念圖。 圖7係一圖解闡釋圖4之MMD之運作之波形圖。 圖8 A係一圖4之MMD的重新計時電路149之一第一實例 123114.doc -23- 200820649 之圖式。 圖8B係一顯示圖8A之重新計時雷敗 T ^电路如何產生MMD輸出 信號SOUT之簡化波形圖。 圖9A係一圖4之MMD的重新計時電路149之一第二實例 之圖式。 ' 圖9B係-顯示圖9A之重新言十時電路如何產生MMD輸出 信號SOUT之簡化波形圖。 圖10係一可代替且除CML至CM0S緩衝器179外用於圖 9 A之電路中的差分鎖存器之電路圖。 圖11係一根據一新穎態樣之方法之流程圖。 【主要元件符號說明】
100 行動通訊裝置 101 天線 102 射頻收發機積體電路 103 數位基頻積體電路 114 類比至數位轉換器 119 數位.至類比轉換器 104 接收機信號鏈 105 低雜訊放大器模組 106 混頻器 107 基頻濾頻器 108 開關工器 109 路徑 110 SAM 200820649
111 雙工器 1 12 路徑 113 本地振盪器 115 發射機信號鏈 116 基頻濾頻器 117 混頻器 118 功率放大器模組 120 本地振盪器 121 路徑 122 路徑 113 本地振盪器 123 晶體振盪器信號源 124 鎖相環路 125 相位偵測器 126 電荷幫浦 127 環路濾波器 128 電壓控制振蘆器 129 信號調節除法器 130 分頻器 131 多模數除法器 132 加法器 133 Σ - △調變器 134 輸入節點 135 輸出節點 123114.doc -25- 200820649
136 137 141 142 143 144 145 146 147 148 149 150 151 152 153
161 162 163 157 158 159 164 165 123114.doc 第一數位輸入埠 第二數位輸入埠 輸入缓衝器 多模數除法器級 多模數除法器級 多模數除法器級 多模數除法器級 多模數除法器級 多模數除法器級 多模數除法器級 重新計時電路 缓衝器及反向器 緩衝器及反向器 缓衝器及反向器 緩衝器及反向器 OR閘 NOR閘 D型正反器 NOR閘 第一級 第二級 D型正反器 輸入導線 輸入導線 -26- 200820649 166 輸出導線 167 輸出導線 168 輸入導線 169 輸入導線 170 輸入導線 171 輸入導線 172 反向器 173 時序邏輯元件 174 異步活動低輸入SET輸入導線 175 時鐘輸入導線 176 D輸入導線 177 時序邏輯元件 178 CMOS反向器 179 非反轉CML至CMOS缓衝器 180 異步活動低輸入SET輸入導線 181 時鐘輸入導線 182 D輸入導線 183 節點 184 節點 185 導體 186 P通道電晶體 187 P通道電晶體 188 電晶體 189 電晶體 123114.doc -27- 200820649 190 輸入導線 191 輸入導線 192 輸出導線
123114.doc -28
Claims (1)
- 200820649 十、申請專利範圍： 1 · 一種多杈數除法器（MMD)，其包括： 牙、以2/3早兀之鏈，其中該鏈之每一除以2/3單元接 收:輸入信號且輸出一輸出信號，其中該等除以2/3單元 之母一者響應於—控制該除以2/3單元係除以2還是除以3 之模數控制信號；及 … 一時序邏輯it件’其中該等模數控制信號中之一者之改變導致該時序邏輯元件被置於—第—狀態中，且其中 /等輸出佗唬中之一者之改變導致該時序邏輯元件被置 於一第二狀態中。 2.如5月求項1之MMD，其中該時序邏輯元件具有一輸入導 :’且其中該等模數控制信號中之該一者係經由該輸入 ¥線供應至該時序邏輯元件。 3. 4. 如請求们之卿，#中該時序邏輯元件具有一輸入導 線：且其中該等模數控制信號中之該一者之—經反轉形 式係經由該輸入導線供應至該時序邏輯元件。" 如請求们之觀…纟中該時序邏輯元件具有—輸入導 線’且其中該等輸出信號中之該一者係經由該輸入導線 供應至該時序邏輯元件。 5.如明求項kMMD，其中該時序邏輯元件具有一輸入導 =且其中該等輸出信號中之該—者之-經反轉形式係 义由该輸入導線供應至該時序邏輯元件。 6·如請求項1之MMD，其進一步包括： -具有-輸入導線及—輪出導線之差分鎖存器，該輪 123114.doc 200820649 入導線經_合以接收該等模數控制信號中之該—者，且 其中將該差分鎖存器之該輸出導線係_合至該時序邏輯 元件之一輸入導線。 如請求们之難…#中該時序邏輯元件具有_輸出導 線，其中該時序邏輯元件將— MMD輸出信號輪出:該輸 出導線上，且其中該MMD輸出信號具有—約為5〇/5〇之 工作循環。8·如請求項iiMMD，其中該等模數控制信號中之該一者 係一控制該等除以2/3單元中之一者係除以2 模數控制信號。 之 9.如請求項1之％1^3,其中該1^1^1>接收一具有頻率？之 MMD輸入信號，分頻該MMD輸入信號，及輸出一 輸出信號，其中該MMD輸入信號係接收於除以2/3單元 DIV23CELL0上，且其中該時序邏輯元件不接收任何一 頻率等於或大於F之信號。 1〇.如請求項KMMD，其中該MMD之一第一部分達成於 CML(電流模式邏輯）邏輯電路系統中，且其中該之 一第二部分達成於CMOS(互補金屬氧化物半導體）邏輯電 路系統中，且其中該時序邏輯元件達成於CM〇s邏輯電 路系統中。 11· 一種方法，其包括： (a)使用一除以2/3單元之鏈來實施一分頻運作，其中 每一除以2/3單元接收一輸入信號且輸出一輸出信號，盆 中該等除以2/3單元之每一者響應於一控制該除以2/3單 123114.doc 200820649 元係除以2以還是除以3之模數控制信號； (b)使用該等模數控制信號中之一者來將—時序邏輯 元件置於一第一狀態中；及 (C)使用該等輸出信號中之一者來將該時序邏輯元件 置於一第二狀態中。 12. 如請求項11之方法，其中步驟（…中使用的該—個模數控 制俏號係控制該等除以2/3單元中的第一者係除以2還是 除以3之模數控制信號。 13. 如請求項11之方法，其中步驟（13)中使用的該一個模數控 制信號係控制該等除以2/3單元中的第二者係除以2還是 除以3之模數控制信號。 14·如請求項11之方法，其中步驟卬）涉及將該等模數控制信 號中之該一者供應至該時序邏輯元件之一第一輸入導線 上，且其中步驟（c)涉及將該等輸出信號中之該一者供應 至該時序邏輯元件之一第二輸入導線上。 ^ 15·如明求項U之方法，其中步驟（^涉及響應於該等模教控 制k號中之該一者自一第一數位邏輯位準至一第二數位 邏輯位準的一躍遷，使該時序邏輯元件進入該第一狀態 中〇 1 6 ·如s奮求jdp】〗夕、、+ . 之万去’其中步驟（c)涉及響應於該等輸出信 號中之忒一者自一第一數位邏輯位準至一第二數位邏輯 4準的罐遷’使該時序邏輯元件進入該第二狀態中。 17· —種電路，其包括： $成一除法裔之模數除法器級之鏈，其中該除法器 123114.doc 200820649 可將一輸入信號除以一可選擇的除數值以輸出一輸出信 號，其中該等模數除法器級之每一者實施一除以2運算 或一除以3運算；及 用於產生該輸出信號之構件，其中該輸出信號具有一 約為百分之五十之工作循環，且其中該構件自該鏈接收 一模數控制信號且響應於該模數控制信號之一躍遷導致 該輸出信號躍遷數位邏輯位準。 18.如請求項17之電路，其中該輸入信號具有一第一脈衝寬 度之脈衝，且其中該模數控制信號大致不具有其脈衝寬 度與該第一脈衝寬度一樣短之脈衝。 19 ·如請求項17之電路，其中該輸入信號具有一頻率F，且 其中該用於產生該輸出信號之構件不接收具有一為F或 更大之頻率之信號。 20. 如請求項17之電路，其中該模數控制信號僅在該輸出信 號之每一週期期間躍遷兩次。 21. 如請求項17之電路，其中該用於產生該輸出信號之構件 不接收在該輸出信號之每一週期期間躍遷兩次以上之信 號0 123114.doc
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| US20110148480A1 (en) * | 2009-12-17 | 2011-06-23 | Yongping Fan | Divider with Enhanced Duty Cycle for Precision Oscillator Clocking Sources |
| US8406371B1 (en) | 2012-01-04 | 2013-03-26 | Silicon Laboratories Inc. | Programmable divider circuitry for improved duty cycle consistency and related systems and methods |
| US8836394B2 (en) | 2012-03-26 | 2014-09-16 | Rambus Inc. | Method and apparatus for source-synchronous signaling |
| EP2861184B1 (en) | 2012-06-13 | 2018-07-18 | Elwha LLC | Breast implant with analyte sensors responsive to external power source |
| US8675810B2 (en) * | 2012-06-29 | 2014-03-18 | Intel Corporation | Programmable low power multi-modulus divider with 50/50 duty cycle |
| EP2741420B1 (en) | 2012-12-10 | 2015-03-04 | Nxp B.V. | Local oscillator signal generation |
| US9118333B1 (en) * | 2013-08-29 | 2015-08-25 | Integrated Device Technology Inc. | Self-adaptive multi-modulus dividers containing div2/3 cells therein |
| CN105471427B (zh) | 2014-09-04 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 一种多模分频器和电子装置 |
| US9401643B1 (en) | 2015-03-10 | 2016-07-26 | International Business Machines Corporation | Bias-temperature induced damage mitigation circuit |
| US9768781B2 (en) * | 2015-04-11 | 2017-09-19 | Casinda, Inc. | Identification circuit and IC chip comprising the same |
| US9438257B1 (en) | 2015-07-02 | 2016-09-06 | Aura Semiconductor Pvt. Ltd | Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios |
| CN105281765B (zh) * | 2015-10-23 | 2018-08-21 | 东南大学 | 一种低相位噪声、低功耗差分多模分频器 |
| TWI633760B (zh) * | 2016-01-29 | 2018-08-21 | 立積電子股份有限公司 | 訊號發射器 |
| US10116314B1 (en) | 2017-11-01 | 2018-10-30 | Nvidia Corporation | Multi-mode frequency divider |
| US10700669B2 (en) | 2018-06-19 | 2020-06-30 | Aura Semiconductor Pvt. Ltd | Avoiding very low duty cycles in a divided clock generated by a frequency divider |
| GB2576536B (en) | 2018-08-22 | 2021-05-05 | Imagination Tech Ltd | Float division by constant integer |
| CN109257043B (zh) * | 2018-10-25 | 2021-03-30 | 电子科技大学 | 一种应用于锁相环频率综合器的高速宽带除法链 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2572283B2 (ja) * | 1989-10-23 | 1997-01-16 | 日本無線株式会社 | 可変分周回路 |
| JPH0419834A (ja) * | 1990-05-15 | 1992-01-23 | Matsushita Electric Ind Co Ltd | 光ディスク装置 |
| US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
| JP2572302B2 (ja) * | 1990-09-07 | 1997-01-16 | 日本無線株式会社 | 可変分周装置 |
| JPH0783257B2 (ja) * | 1990-09-07 | 1995-09-06 | 日本無線株式会社 | 可変分周装置 |
| JP4150092B2 (ja) * | 1997-09-17 | 2008-09-17 | ソニー株式会社 | 分周回路およびデジタルｐｌｌ回路 |
| US6108393A (en) * | 1999-02-25 | 2000-08-22 | Rockwell Collins, Inc. | Enhanced prescaler phase interface |
| ATE274257T1 (de) * | 2000-12-22 | 2004-09-15 | Koninkl Philips Electronics Nv | Frequenzteiler mit niedrigem leistungsverbrauch, geeignete vorrichtung und verfahren für leistungseffizienter frequenzteiler |
| US6842054B2 (en) * | 2001-05-17 | 2005-01-11 | Koninklijke Philips Electronics N.V. | Frequency divider with reduced jitter and apparatus based thereon |
| US7042257B2 (en) * | 2001-08-29 | 2006-05-09 | Koninklijke Philips Electronics N.V. | Frequency divider with reduced jitter and transmitter based thereon |
| DE10251703B4 (de) * | 2002-11-06 | 2005-08-04 | Infineon Technologies Ag | Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung |
| US7170965B2 (en) * | 2003-04-03 | 2007-01-30 | Broadcom Corporation | Low noise divider module for use in a phase locked loop and other applications |
| US7379522B2 (en) * | 2006-01-11 | 2008-05-27 | Qualcomm Incorporated | Configurable multi-modulus frequency divider for multi-mode mobile communication devices |
| US7564276B2 (en) * | 2006-06-28 | 2009-07-21 | Qualcomm Incorporated | Low-power modulus divider stage |
| TWI337454B (en) * | 2007-05-16 | 2011-02-11 | Ind Tech Res Inst | Programmable integer/non-integer frequency divider |
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