JP2012095312A - マルチモジュラス・デバイダ・リタイミング回路 - Google Patents

マルチモジュラス・デバイダ・リタイミング回路 Download PDF

Info

Publication number
JP2012095312A
JP2012095312A JP2011258938A JP2011258938A JP2012095312A JP 2012095312 A JP2012095312 A JP 2012095312A JP 2011258938 A JP2011258938 A JP 2011258938A JP 2011258938 A JP2011258938 A JP 2011258938A JP 2012095312 A JP2012095312 A JP 2012095312A
Authority
JP
Japan
Prior art keywords
signal
mmd
output
sequential logic
modulus control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011258938A
Other languages
English (en)
Other versions
JP5313323B2 (ja
Inventor
Narasong Chauhan
チューチャーン・ナラソング
Wen-Jun Su
ウェンジュン・ス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2012095312A publication Critical patent/JP2012095312A/ja
Application granted granted Critical
Publication of JP5313323B2 publication Critical patent/JP5313323B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】マルチモジュラス・デバイダ（ＭＭＤ）において、ロージッタを実現し、且つ、電力消費を低くする。
【解決手段】ＭＭＤはＭＤＳのチェーンを持つ。各ＭＤＳ（ＤＩＶ２３）は入力信号を２又は３で割り、結果を出力信号として出力する。各ＭＤＳ（ＤＩＶ２３）は、モジュラス制御信号に応じて、２で割るか又は３で割るかを制御する。リタイミング回路１４９がＳＯＵＴを出力する。チェーンの最初のＭＤＳ（ＤＩＶ２３）のモジュラス制御信号（ＭＣ１Ｂ）が、リタイミング回路１４９を第１の状態にし、前記チェーンの５番目のＭＤＳ（ＤＩＶ２３）の出力信号Ｏ５が、リタイミング回路１４９を第２の状態にする。
【選択図】図４

Description

開示された実施の形態は、マルチモジュラス・デバイダ（multi-modulus dividers）（ＭＭＤｓ）に関する。
携帯電話(cellular telephone）内の受信器及び送信器回路は通常、１つ又は複数の局部発信器を含む。このような局部発信器は、水晶発信器から安定しているが比較的低い周波数の信号（例えば、２０ＭＨｚ）を受信しかつ選択された比較的高い周波数（例えば、９００ＭＨｚ）の出力信号を生成する位相同期ループ（phase-locked loop）（ＰＬＬ）を含む。ＰＬＬの帰還ループは、高い周波数信号を受信しかつそれを分割して水晶発信器からの信号と同じ位相及び周波数を有する低い周波数信号を得る分周器（frequency divider）を含む。
ここで“マルチモジュラス・デバイダ”（"multi-modulus divider"）（ＭＭＤ）と呼ばれるタイプのデバイダは、分周器を実現するために用いられることが多い。ＭＭＤは、高い周波数入力信号ＳＩＮを受信し、そしてそれを除数値ＤＶで割って低い周波数出力信号ＳＯＵＴを生成する。ＭＭＤは、そのＭＭＤを形成するために一緒にチェーンとされた（chained together）複数のモジュラス・デバイダ・ステージ（ＭＤＳｓ）を含む。各ＭＤＳ（最後のＭＤＳを除く）は、チェーン（chain）における次のＭＤＳから帰還モジュラス制御信号を受信する。各ＭＤＳはまた、モジュラス除数制御信号Ｓを受信する。特定のＭＤＳに対するモジュラス除数制御信号Ｓが第１のデジタル論理値を有する場合には、ＭＤＳはデバイド・バイ・ツー・モード（divide-by-two mode）で動作し、その他の場合には、ＭＤＳは、デバイド・バイ・スリー・モード（divide-by-three mode）で動作する。ＭＭＤの種々のＭＤＳステージのモジュラス除数制御信号値Ｓは、ＭＭＤがそれによって割り算する除数値を一緒に決定する。
多くのＭＭＤ適用において、ＭＭＤ出力信号は約５０パーセントのデューティサイクル（duty cycle）を有すべきである。その出力信号はまた、高い周波数ＭＭＤ入力信号に対して低いジッタ（jitter）を有すべきである。各ＭＤＳステージは、ある量のジッタを導入する。ＭＤＳステージのカスケーデイング（cascading）により、ＭＭＤの種々のＭＤＳステージのジッタが累積する。携帯電話標準を含む１つの携帯電話適用において、最後のＭＤＳの出力をＭＭＤ出力として用いると、携帯電話標準によってＭＭＤに課せられるノイズ要件を満たすことができないほどに多い累積ジッタ（accumulated jitter）を生ずることになる。
この問題を解決するための１つの従来の方法は、ジッタ低周波数ＭＭＤ出力信号を高速フリップフロップと同期させる（“リロック”（"reclock"）させる）ためにジッタ・フリー（jitter-free）高周波数ＭＭＤを用いることである。これは、フリップフロップの出力をほとんどジッタ・フリーにする。しかし、この解決法は、高周波数ＭＭＤ入力信号と低周波数ＭＭＤ出力信号との間に良く定義された（well-defined）位相関係を一般に必要とする。ＭＭＤアーキテクチャのために、除数値ＤＶが大きい場合には、２つの信号の間に十分に一定の位相関係を維持するのは困難でありうる。
ジッタ問題を解決するための第２の従来方法は、３つのフリップフロップを含む。第１のフリップフロップは、第１のＭＤＳステージを制御するモジュラス制御信号を高周波数ＭＭＤ入力信号と同期させる。モジュラス制御信号は、第１のＭＤＳステージが２で割るか３で割るかを決定する信号である。第１のフリップフロップの同期された出力は、第２のフリップフロップのクロック入力に供給される。第２のフリップフロップのＤ入力は、固定したデジタル論理ハイ値（fixed digital logic high value）を受信して、第１のフリップフロップの同期された出力のエッジが、そのデジタル論理ハイ値を第２のフリップフロップにクロック（clocks）するように結合される。第２のフリップフロップのリセット入力は、ＭＭＤの中間におけるＭＤＳｓのうちの幾つかから出力される幾つかの信号の論理的組合せであるリセット信号を受信するように結合される。従って、リセット信号は、第２のフリップフロップをデジタル論理ロー（digital logic low）にリセットする。第２のフリップフロップの出力は第３のフリップフロップのＤ入力に供給され、そして第３のフリップフロップは、第２のフリップフロップの出力を高周波数ＭＭＤ入力信号と同期させるように高周波数ＭＭＤ入力信号を用いてクロック（clocked）される。第３のフリップフロップのリセット入力はリセット信号を受信するように結合される。第３のフリップフロップのＱ出力は、約５０パーセントのデューティサイクルを有する所望の低ジッタ低周波数信号を出力する。不都合なことには、この第２の従来の可決法は、３つのフリップフロップのうちの２つが高周波数ＭＭＤ入力信号によってクロックされているので、大量の電力を消費する。従って、電力消費が望ましくなく高い。
マルチモジュラス・デバイダ（ＭＭＤ）は、ＭＭＤ入力信号を受信し、それを除数値で割り、そしてＭＭＤ出力信号ＳＯＵＴを出力する。ＭＭＤは、新規のリタイミング回路（例えば、順次論理要素）及びモジュラス・デバイダ・ステージ（ＭＤＳｓ）のチェーンを含む。各ＭＤＳは、入力信号を受信し、それを２又は３で分周し、そしてその結果を出力信号として出力する。各ＭＤＳは、ＭＤＳを２で割るか又は３で割るかを制御するそれ自体のモジュラス制御信号に応答する。順次論理素子はＭＭＤ出力信号ＳＯＵＴを出力する。チェーンの第１のＭＤＳステージのうちの１つのモジュラス制御信号は、順次論理素子を第１の状態に置くために用いられる。チェーンの中間におけるＭＤＳステージのうちの１つの出力信号は、順次論理素子を第２の状態に置くために用いられる。１つの実例では、順次論理素子はフリップフロップである。モジュラス制御信号は、フリップフロップが“セット”状態となり、そして、出力信号ＳＯＵＴをデジタル論理ハイ値にアサート（asserts）するようにフリップフロップをセットする。チェーンの中間におけるＭＤＳの出力信号は、フリップフロップが“リセット”状態となり、そして、出力信号ＳＯＵＴをデジタル論理ロー値にデアサート（deasserts）するように、フリップフロップをリセットする。
順次論理素子を第１の状態に置くために用いられるモジュラス制御信号は、ＭＭＤ入力信号に対して少量の累積ジッタを有することが認められる。モジュラス制御信号は、チェーンにおける早期のＭＤＳのロージッタ（low jitter）出力信号によってゲートされる。このモジュラス制御信号のパルスのエッジはロージッタを有するので、出力信号ＳＯＵＴの対応するエッジもロージッタを有する。さらに、ＭＤＳステージうちの１つの出力信号は、モジュラス制御信号のエッジの間のほぼ中間点に移行することが認められる。従って、この１つのＭＤＳステージ出力信号は、出力信号ＳＯＵＴが約５０／５０のデューティサイクルを有するように、順次論理素子をモジュラス制御信号の隣接パルスの各対の間のほぼ中間点において第２の状態に置くために用いられる。
１つの有益な態様では、出力信号ＳＯＵＴを生成する順次論理素子は、ＭＭＤ入力信号の高い周波数ではクロックされない。順次論理素子をセット及びリセットする信号は、ＭＭＤ入力信号より長い最小パルス幅を有する。従って、新規のリタイミング回路は、ＭＭＤ出力信号をリタイム（retime）するためにより高い周波数のＭＭＤ入力信号を用いる従来のリタイミング回路よりも顕著に少ない電力を消費する。
上記は概要であり、従って、必然的に、詳細の単純化、一般化及び省略を含む。従って、当業者は、この概要が例示に過ぎずかつ限定的であることを意味するものではあにことを認識するであろう。専ら請求項によって定義される、ここに記載された装置及び／又は方法の他の態様、発明的特徴、及び利益は、ここに示された非限定的詳細な説明において明らかとなるであろう。
１つの新規な態様によるモバイル通信デバイス（この実例では、携帯電話）の簡略図である。 図１のモバイル通信デバイス内のＲＦトランシーバ集積回路の図である。 図２のＲＦトランシーバ集積回路における局部発信器の図である。 図３の局部発信器の分周器（ＭＭＤ）の図であり、この分周器はマルチモジュラス分周器であり、この図は論理ゲート記号を用いた概念図である。 セブンステージＭＭＤが所望の除数で割るためにS[6:0]の値はどのような値であるべきかを示す式を示す。 図４のＭＭＤの１つのＭＤＳの概念図である。 図４のＭＭＤの動作を示す波形図である。 図４のＭＭＤのリタイミング回路（retiming circuit）１４９の第１の例の図である。 図８Ａのリタイミング回路がどのようにしてＭＭＤ出力信号ＳＯＵＴを生成するかを示す簡略波形図である。 図４のＭＭＤのリタイミング回路１４９の第２の例の図である。 図９Ａのリタイミング回路がどのようにしてＭＭＤ出力信号ＳＯＵＴを生成するかを示す簡略波形図である。 ＣＭＬ−ＣＭＯＳバッファ（CML-to-CMOS buffer）１７９ではなくてそれに代えて図９Ａの回路で使用できる差動ラッチの回路図である。 １つの新規の態様による方法のフローチャートである。
詳細な説明
図１は、１つの新規な態様によるモバイル通信デバイス１００の簡略図である。この場合のモバイル通信デバイス１００は携帯電話である。携帯電話１００は、アンテナ１０１と、高周波（ＲＦ）トランシーバ集積回路１０２及びデジタル・ベースバンド（digital baseband）集積回路１０３を含む幾つかの集積回路を含む。デジタル・ベースバンド集積回路１０３は、主としてデジタル回路及びデジタル・プロセッサを含む。デジタル・ベースバンド（digital baseband）集積回路１０３の一例は、クウアルカム・インコーポレイテッド（Qualcomm Inc.）から入手可能なMSM6280である。新規なＲＦトランシーバ集積回路１０２は、アナログ信号を処理するための回路を含む。
図２は、図１のＲＦトランシーバ集積回路のさらに詳細な図である。受信器“シグナル・チェーン”（"signal chain"）１０４は、低ノイズ増幅器（ＬＮＡ）モジュール１０５、ミキサ１０６、ベースバンド・フィルタ１０７を含む。ＧＳＭ(登録商標)（Global System for Mobile Communications）モードで受信する場合には、アンテナ１０１の信号は、スイッチプレクサ１０８を通り、経路１０９を通り、ＳＡＷ１１０を通り、そしてＬＮＡ１０５に入る。ＣＤＭＡ（符号分割多重アクセス）モードで受信する場合には、アンテナ１０１の信号は、スイッチプレクサ１０８を通り、デユプレクサ１１１を通り、経路１１２を通り、そしてＬＮＡ１０５に入る。すべてのモードにおいて、ＬＮＡは高周波数信号を増幅する。局部発信器（ＬＯ）１１３は、適切な周波数の局部発信器信号をミキサ１０６に供給し、受信器はこの適切な周波数の信号を受信するように同調される。ミキサ１０６は、高周波数信号を低周波数信号に復調する。不要な高周波数ノイズはベースバンド・フィルタ１０７によってフィルタされる。ベースバンド・フィルタ１０７のアナログ出力は、デジタル・ベースバンド集積回路１０３におけるアナログ・デジタル変換器に供給される。ＡＤＣ１１４はアナログ信号をデジタル化してデジタル情報とし、そのデジタル情報はデジタル・ベースバンド集積回路１０３におけるデジタル・プロセッサによってさらに処理される。
送信器“シグナル・チェーン”（"signal chain"）１１５は、ベースバンド・フィルタ１１５、ミキサ１１７及び電力増幅器モジュール１１８を含む。送信されるべきデジタル情報は、デジタル・ベースバンド集積回路１０３内のデジタル・アナログ変換器（ＤＡＣ）１１９によってアナログ信号に変換される。その結果得られるアナログ信号は、ＲＦトランシーバ集積回路１０２内のベースバンド・フィルタ１１６に供給される。ベースバンド・フィルタ１１６は不要の高周波数雑音をフィルタ・アウト（filters out）する。ミキサ１１７はベースバンド・フィルタ１１６の出力を高周波キャリアに変調する。局部発信器（ＬＯ）１２０は、局部発信器信号をミキサ１１７に供給し、高周波キャリアが使用されているチャンネルに対して正しい周波数を有するようにする。ミキサ１１７の高周波出力は、電力増幅器モジュール１１８によって増幅される。ＧＳＭ(登録商標)モードで送信する場合には、電力増幅器モジュール１１８は、経路１２１を通り、スイッチプレクサ１０８を通じてアンテナ１０１に信号を出力する。ＣＤＭＡモードで送信する場合には、電力増幅器モジュール１１８は、経路１２２を通ってデユプレクサ１１１に信号を出力する。信号はデユプレクサ１１１を通り、スイッチプレクサ１０８を通り、そしてアンテナ１０１に達する。ノンデユプレクス(non-duplex)（例えば、ＧＳＭ(登録商標)）及びデユプレクス（例えば、ＣＤＭＡ１Ｘ）の両方を許容するデユプレクサ１１１及びスイッチプレクサを用いることは慣例である。図２の特定の回路は、例示の目的でここに提示された１つの可能は実装にすぎない。
局部発信器１１３及び１２０の動作が、受信器における局部発信器（ＬＯ）１１３の動作と関連して下記に説明される。図３は、局部発信器１１３のさらに詳細な図である。局部発信器１１３は、水晶発信器信号源１２３及びフラクショナルＮ位相同期ループ（ＰＬＬ）１２４を含む。この実施例では、水晶発信器信号源１２３は、外部水晶発信器モジュールへの接続である。あるいは、水晶発信器信号源は、ＲＦトランシーバ集積回路１０２に配置された発信器であり、水晶は集積回路１０２の外にあるが集積回路１０２の端子によって発信器に付着される。
ＰＬＬ１２４は、位相検出器（ＰＤ）１２５、チャージ・ポンプ１２６、ループ・フィルタ１２７、電圧制御発信器（ＶＣＯ）１２８、信号調節出力デバイダ（signal conditioning output divider）１２９、及び新規な分周器１３０（“ループ・デバイダ”（"loop divider"）と呼ばれる場合もある）を含む。分周器１３０は、第１の高い周波数Ｆ１の分周器入力信号ＳＩＮを受信し、その信号を除数Ｄで割り、そして第２の低い周波数Ｆ２の分周器出力信号ＳＯＵＴを出力する。分周器の複数のカウント・サイクル（count cycles）で、ＰＬＬがロックされば場合には、Ｆ２＝Ｆ１／Ｄとなる。ロックされた場合には、ＳＯＵＴ信号の周波数Ｆ２及び位相は、水晶発信器信号源１２３から供給される基準ロック信号の周波数及び位相に整合する。
分周器１３０は、新規マルチモジュラス・デバイダ（ＭＭＤ）１３１、加算器１３２、及びシグマ・デルタ変調器１３３を含む。マルチモジュラス・デバイダ１３１は、１つのカウント・サイクルにおいて、入力ノード１３４における分周器入力信号ＳＩＮを除数値ＤＶで割り、そして出力ノード１３５において分周器出力信号ＳＯＵＴを生成する。除数値ＤＶは、加算器１３２の第１のデジタル入力ポート１３６における第１のデジタル値と加算器１３２の第２のデジタル入力ポートにおける第２のデジタル値との和である。シグマ・デルタ変調器１３３は、ＭＭＤの複数のカウント・サイクルにわたって、Ｆ２＝Ｆ１／Ｄとなるように、第２のデジタル入力ポート１３７における値を時間的に変化させる。
マルチモジュラス・デバイダのハイレベル説明
図４は、図３の新規なＭＭＤ１３１のさらに詳細な図である。ＭＭＤ１３１は、入力バッファ１４１、７つのマルチモジュラス・デバイダ・ステージのチェーン、及び新規なリタイミング回路１４９を含む。第１の３つのＭＤＳステージ１４２−１４４は、電流モード論理（ＣＭＬ）で実装される。最後の４つのＭＤＳステージ１４５−１４８は、相補型金属酸化物半導体（ＣＭＯＳ）論理で実装される。バッファ及びインバータ１５０−１５３は、ＣＭＯＳ論理信号及びレベルからＣＭＬ論理信号及びレベルに変換する。各ＭＤＳは入力信号及び周波数を受信し、その信号を２で又は３で割り、そしてその結果を出力信号として出力する。図４において、７つのＭＤＳステージは、ＤＩＶ２３ＣＥＬＬ０−ＤＩＶ２３ＣＥＬＬ６で示されている。これら７つのＭＤＳステージによって出力される出力信号はそれぞれＯ０−Ｏ６で示されている。図４の各ＭＤＳステージは、モジュラス除数制御信号Ｓ及び帰還モジュラス制御信号ＦＭＣの値に応じて２で割ること又は３で割ることができる。文字ＦＭＣは“帰還モジュラス制御”を意味する。全ＭＭＤ１３１がそれで割る除数値ＤＶは、７つのＳモジュラス除数制御信号S[6:0]の値によって決定される。
図５は、ＭＭＤ１３１が所望の除数値ＤＶで割るためには、モジュラス除数制御信号S[6:0]はどのようであるべきかを示す式を提示する。例えば、ＭＭＤ１３１が１８１の除数値で割るべき場合には、S[6:1]は[0110101]でなければならない。
ＭＤＳステージのハイレベル説明
図６は、図４のＭＭＤの第１のＭＤＳステージ１４２の簡略図である。第１のＭＤＳステージ１４２は、他のＭＤＳステージ１４３−１４８の構成を表わす構成を有する。第１のＭＤＳ１４２は第１のステージ１５７及び第２のステージ１５６を含む。第１のステージ１５７は、Ｄタイプ・フリップフロップ１５９、ＯＲゲート１６０、ＮＯＲゲート１６１、及びバッファ１５０を含む。図８のＯＲゲート１６０、ＮＯＲゲート１６１、及びバッファ１５０は、図４に示されたＯＲゲート１６０、ＮＯＲゲート１６１及びバッファ１５０と同じである。１つの実装では、ゲート１６０及び１６１の機能性は、フリップフロップ１５９の回路に取り入れられ、その場合、フリップフロップ１５９はＣＭＬフリップフロップである。第２のステージ１５８は、Ｄタイプ・フリップフロップ１６２及びＮＯＲゲート１６３を含む。１つの実装では、ＮＯＲゲート１６３の機能性は、フリップフロップ１６２の回路に取り入れられ、その場合、フリップフロップ１６３はＣＭＬフリップフロップである。
ＭＤＳステージ１４２は、入力リード１６４及び１６５上で差動入力信号を受信し、そして出力リード１６６及び１６７上に差動出力信号Ｏ０及びＯ０Ｂを出力する。入力リード１６８は、ＭＤＳステージ１４３から帰還モジュラス制御信号ＦＭＣ１を受信するための入力リードである。入力リード１６９は、ＭＤＳが“デバイド・バイ・ツー・モード”（"divide-by-two mode"）になるか又は“デバイド・バイ・スリー・モード”（"divide-by-three mode"）を決定するモジュラス除数制御信号S[0]を受信するための入力リードである。入力リード１７０及び１７１は、第１のステージが状態を変化しない一定のデジタル論理値を出力しているときに、第１のステージ１５９をパワー・ダウン（powering down）するための信号を受信するために用いられる。この状態において第１のステージ１５９にパワーを与えないことによって、パワーが節約される。第１のステージ１５９がパワーダウンされると、その第１のステージ１５９の出力リードを、フリップフロップ１５９がパワーを与えられているとすれば、そのフリップフロップ１５９が出力しているであろう適切なデジタル論理値に結合するためにトランジスタ（図示なし）が用いられる。
動作において、モジュラス除数制御信号S[0]がデジタル論理ハイである場合には、ＭＤＳステージ１４２はデバイド・バイ・ツー・モードである。他方、モジュラス除数制御信号S[0]がデジタル論理ローである場合には、ＭＤＳは“デバイド・バイ・スリー・モード”である。
デバイド・バイ・ツー・モードでは、ＭＤＳステージ１４２は、帰還モジュラス制御信号ＦＭＣ１のデジタル論理レベルに関係なく、入力信号を２で割る。デジタル論理ハイであるS[0]は、バッファ１５０にデジタル論理ハイをＮＯＲゲート１６１の最も左の入力リードに供給させる。従って、ＮＯＲゲート１６１は、ＯＲゲート１６０によって出力される信号に関係なく、デイジタル論理ローを出力する。このデジタル論理ロー信号は、“モジュラス制御信号”であるので、ＭＣ０Ｂで示される。デジタル論理ローであるＭＣ０Ｂは、フリップフロップ１５９をデジタル論理ロー値に繰り返しクロックさせる。従って、フリップフロップ１５９によって出力される信号Ｑ１はデジタル論理ロー値のままである。デジタル論理ロー値がＮＯＲゲート１６３の上方入力に存在するから、ＮＯＲゲート１６３は、それの下方入力における信号を反転させかつその反転された信号をフリップフロップのＤ入力リードに供給するように機能する。従って、ＮＯＲゲート１６３は、フロップフリップ１６２のＱ出力リードに出力された値を反転させそしてその反転された信号をフリップフロップ１６２のＤ入力リードに供給する。従って、フリップフロップ１６２は、入力信号ＳＩＮＢＵＦを２で分周するためのトグル・フリップフロップとして機能する。
デバイド・バイ・スリー・モードでは、ＭＤＳは、フリップフロップ１６２の状態と帰還モジュラス制御信号ＦＭＣ１の論理レベルに応じて、２又は３で割る。帰還モジュラス制御信号ＦＭＣ１及びフリップフロップ１６２から出力されるＱ２Ｂ信号の両方がデジタル論理ロー・レベルを有する場合には、ＭＤＳは、入力信号ＳＩＮＢＵＦの３つの後続周期の間、３で割る。ＦＭＣ１及びＱ２Ｂの両方がデジタル論理ロー値を有する場合には、ＯＲゲート１６０はデジタル論理ロー値を出力する。従って、ＮＯＲゲート１６１の両方の入力がデジタル論理ロー値である。ＮＯＲゲート１６１は、モジュラス制御信号ＭＣ０Ｂをデジタル論理ハイ値にアサート（asserts）する。このデジタル論理ハイ値がフリップフロップ１５９にクロックされる。デジタル論理ハイ値がフリップフロップ１５９のＱ出力リード上に現れると、ＮＯＲゲート１６３の出力はローにされる。ＮＯＲゲート１６３は、ＮＯＲゲート１６３の下方入力リードに供給されるデジタル論理値に関係なく、このデジタル論理ロー値を出力する。フリップフロップ１６２のＤ入力リード上のデジタル論理ロー値は、フリップフロップにクロックされ、フリップフロップのトグリング（toggling）時に現在のロー・パルス周期を１つのクロック周期の間だけ実効的に延長する。フリップフロップ１６２のＱ出力のロー値は、ＯＲゲート１６０が、ＮＯＲゲート１６１にモジュラス制御信号ＭＣ０Ｂをデジタル論理ロー・レベルに戻させるデジタル論理ハイ値を出力する。従って、ＦＭＣ１のロー・パルス（low pulse）が、フリップフロップ１６２のトグリングに１周期遅延を挿入させる。入力信号ＳＩＮＢＵＦを２で割ることになる通常のトグル動作と異なり、１周期延長を伴うトグル動作は、入力信号ＳＩＮＢＵＦを３で実効的に割る。デバイド・バイ・スリー・モードにおいて、ＭＤＳが信号ＦＭＣ１のロー・パルスを受信しない場合には、フリップフロップ１５９はＮＯＲゲート１６３の上方入力リード１６３にデジタル論理ローを常に出力し、そして第２のステージのフリップフロップ１６２はトグルし続けかつデバイド・バイ・ツー動作を行い続ける。従って、モジュラス制御信号ＭＣ０Ｂの値は、ＭＤＳ１４２が次のクロック周期の間に２で割るか又は３で割るかを決定する。
ＭＭＤ及びリタイミング回路動作
図７は、図４のＭＭＤの動作を示す波形図である。信号Ｏ０−Ｏ６は、ＭＤＳステージ１４２−１４８の出力信号である。信号ＭＣ０Ｂは、図６に関連して上述したモジュラス出力信号である。信号ＭＣ０Ｂ−ＭＣ５Ｂ及びＭＣ６は、図４に示されたモジュラス制御信号である。ＭＭＤ１３１に供給される入力信号ＳＩＮは、個々の移行（transitions）が図７の波形図に示されるにはそれの周波数が高すぎるので、ブロックとして表わされている。出力信号ＳＯＵＴは、新規なリタイミング回路１４９の出力信号である。ＤＣＣで示された信号は、モジュラス制御信号のデューティサイクルを補正するために用いられる“デューティサイクル補正信号”である。ＤＣＣ信号の一例はＭＤＳ出力信号Ｏ５である。
図８Ａは、図４のＭＭＤのリタイミング回路１４９の一例のさらに詳細な図である。リタイミング回路１４９は、インバータ１７２及びＣＭＯＳ（相補型金属酸化物半導体）順次論理素子１７３を含む。この場合の順次論理素子１７３はＤタイプ・フリップフロップである。論理値を反転することに加えて、インバータ１７２はＣＭＬ信号レベルからＣＭＯＳ信号レベルに変換する。図８Ａの例では、デューティサイクル補正信号は、ＭＤＳ１４７から出力される出力信号Ｏ５である。
図８Ｂは、図８Ａのリタイミング回路１４９の動作を示す簡略波形図である。モジュラス制御信号ＭＣ１Ｂが時間Ｔ１においてハイに移行（transitions high）すると、デジタル論理ロー値がフリップフロップ１７３の非同期的アクテイブ・ローＳＥＴ入力リード（asynchronous active low SET input lead）１７４に供給される。図４の例では、モジュラス制御信号ＭＣ１Ｂは、第２のＭＤＳステージ１４３内のＣＭ１信号である。モジュラス制御信号ＭＣ１Ｂがハイに移行すると、フリップフロップ１７３は非同期的に第１の状態（すなわち、セット状態）に置かれる。この状態において、フリップフロップ１７３は、出力ノード上の信号ＳＯＵＴをデジタル論理ハイ値にアサートする。次に、時間Ｔ３において、ＭＤＳステージ１４７から出力される出力信号Ｏ５は，デジタル論理ハイ値に移行（transitions）する。ＭＤＳステージ１４７は、ＣＭＯＳ回路で実現され、そして信号Ｏ５はＣＭＯＳ信号レベルを有する。時間Ｔ３における信号Ｏ５のローからハイへの信号移行（low-to-high signal transition）は、フリップフロップ１７３のクロック入力リード１７５に供給される。ローからハイへの信号移行は、フリップフロップ１７３をそのフリップフロップ１７３のＤ入力リード上のデジタル論旨ロー値にクロックさせる。従って、フリップフロップ１７３は第２の状態（すなわち、リセット状態）に置かれる。この状態において、フリップフロップ１７３は、出力ノード１３５上の信号ＳＯＵＴをデジタル論理ロー値にデアサート（deasserts）する。信号Ｏ５のローからハイへの移行は図７に示されているように（及び図８Ｂの簡略図に示されているように）モジュラス制御信号ＭＣ１Ｂの隣接したハイ・パルスの間のほぼ中間点で生ずるので、その結果生じるＭＭＤ出力信号ＳＯＵＴは約５０／５０のデューティサイクルを有する。
従来のＭＭＤリタイミング回路では、ＭＭＤに入る高速ＭＭＤ入力信号は一般に、ＭＭＤ出力信号におけるジッタを減少させるようにＭＭＤ出力信号を同期化させるために用いられる信号である。その同期化を行うために高速信号を用いることは、リタイミング回路に大量の電力を消費させる。１つの有益な態様では、図４のモジュラス制御信号ＭＣ１Ｂは、所望の出力信号ＳＯＵＴの周期が移行すべき時点において移行するロー・ジッタ信号（low-jitter signal）であることが認識されている。従って、ＭＣ１Ｂ信号は、信号ＳＯＵＴの論理レベルを切替えるために図８Ａの回路で用いられる。モジュラス制御信号ＭＣ１Ｂは、出力信号ＳＯＵＴの各周期の間に２回だけ移行するする。ＭＣ１Ｂモジュラス制御信号は入力信号ＳＩＮに対してジッタをほとんど有しないので、図８Ａのリタイミング回路によって生成される出力信号ＳＯＵＴの立ち上がりエッジは、ＭＭＤ１３１のＳＩＮ入力信号に対して低いジッタを有する。ＭＣ１Ｂを生成するＭＤＳステージ、ＭＤＳ１４３はＭＤＳステージのチェーンにおける早期のＭＤＳステージであるから、ＭＣ１Ｂはほとんどジッタを有しない。従って、１つの先行ＭＤＳステージ、ＭＤＳステージ１４２が存在するだけであるので、先行ＭＤＳステージに基因するＭＣ１Ｂ信号における累積ジッタは小さい。図８Ａの回路は、フロップフロップ又はＭＭＤ入力信号ＳＩＮの高い周波数にクロックされる順次論理素子を含んでいない。フリップフロップ１７３は、より低い周波数（lower frequency）出力信号ＳＯＵＴと同じ周波数でクロックされ、従って、入力信号ＳＩＮのはるかに高い周波数でクロックされる従来のＭＭＤリタイミング回路における順次論理素子より少ないスイッチング電力（switching power）を消費する。ＭＣ１Ｂは、入力信号ＳＩＮの最短パルスと同じくらい短いパルス幅を有するパルス実質的に有しない。フリップフロップ１７３はＳＩＮより低い周波数でかつＳＩＮが有するよりも長い最小パルス幅をもってクロックされうので、フリップフロップ１７３はＣＭＯＳ回路で実現できかつ実現される。リタイミング回路の順次論理素子をＣＭＯＳ回路で実現することによって、リタイミング回路のＤＣ電力消費は、ＣＭＬを含む従来のリタイミング回路又は顕著なＤＣ電流ドロー（significant DC current draw）を有する他の高速順次論理素子と比較して減少される。さらに、出力信号ＳＯＵＴを第１のデジタル論理レベルにアサートするためにモジュラス制御信号を使用しそして適切な時間で出力信号ＳＯＵＴをデアサートするために適切なＭＤＳステージを用いる技法は、モジュラス制御信号とＭＤＳ出力信号との間の位相関係を必要としない。実現することが困難な位相関係要件の欠如が回路設計を簡単にする。
図９Ａは、図４のＭＭＤのリタイミング回路１４９の他の例の詳細図である。図９Ａのリタイミング回路１４９は、順次論理素子１７７（この場合には、フリップフロップ）、ＣＭＯＳインバータ１７８、及び非反転ＣＭＬ−ＣＭＯＳバッファ（CML-to-CMOS buffer）１７９を含む。
図９Ｂは、図９Ａのリタイミング回路の動作を示す簡略波形図である。モジュラス制御信号ＭＣ１Ｂが時間Ｔ１においてローからハイに移行（transitions low-to-high）すると、その信号はＣＭＬからＣＭＯＳ信号レベルに変換され、そしてフリップフロップ１７７のクロック入力リード１８１に供給される。フリップフロップ１７７のクロック入力リード１８１上の信号のローからハイへの移行（low-to-high transition）は、フリップフロップ１７７をＤ入力リード１８２上のデジタル論理ロー・レベルにクロックさせる。これは、フリップフロップ１７７を第１の状態（すなわち、リセット状態）に置き、そしてフリップフロップ１７７に出力ノード１３５上のＭＭＤ出力信号ＳＯＵＴをデジタル論理ロー・レベルに強制（force）させる。インバータ１７８は、時間Ｔ３における立上りエッジ出力信号Ｏ５がフリップフロップ１７７のアクテイブ・ロー非同期的セット入力リード（active low asynchronous SET input lead）１８０に立下りエッジとして供給されるようにＭＤＳ出力信号Ｏ５を反転する。この信号のロー・レベルがフリップフロップ１７７を時間Ｔ３において第２の状態（すなわちセット状態）置き、そしてＭＭＤ出力信号Ｏ５をデジタル論理ハイ・レベルに強制する。従って、図９Ａのリタイミング回路１４９の例は、出力信号ＳＯＵＴを第１のデジタル論理レベル（この場合には、デジタル論理ロー・レベル）にアサートするためにモジュラス制御信号を使用し、そして信号ＳＯＵＴがほぼ５０／５０のデューティサイクルを有するように適切な時間において出力信号ＳＯＵＴを第２のデジタル論理レベル（この場合には、デジタル論理ハイ・レベル）にデアサートするために適切なＭＤＳステージ出力信号を使用する同じ技法を利用する。
図１０は、ＣＭＬ−ＣＭＯＳバッファ１７９でなくて、それに代えて図９Ａの回路で使用できる差動ラッチの回路図である。“導体１８５にインピーダンスを供給するためのノード１８３”と“導体１８５にインピーダンスを供給するためのノード１８４”の間のインピーダンスの差は、差動ラッチのＭＣ１Ｂ及びＭＣ１入力リード間の差電圧に依存する。例えば、ＭＣ１Ｂ入力リード上の電圧がＭＣ１ノード上の電圧に対して増加すべき場合には、ノード１８３上の電圧は減少するであろう。この減少は、Ｐチャンネル・トランジスタ１８６のゲート上の電圧を減少させる。Ｐチャンネル・トランジスタ１８６は、より多く導電性となされ、これがノード１８４上の電圧を増加させるであろう。Ｐチャンネル・トランジスタ１８６及び１８７の交差結合性質により、Ｐチャンネル・トランジスタ１８６は、Ｐチャンネル・トランジスタ１８７よりも多く導電性となされる。 “導体１８５にインピーダンスを供給するためのノード１８３”と“導体１８５にインピーダンスを供給するためのノード１８４”との間の差は、トランジスタ１８８及び１８９の差コンダクタンスの作用を強める。この意味で、この回路はラッチング特性を有すると考えることができる。特定の周波数のＭＭＤ出力信号をリタイム（retime）するために約１０ミリアンペアの電流を消費したであろう従来のリタイミング回路と比較して、図１０の差動ラッチを用いる図９Ａのリタイミング回路は、同じＭＭＤ出力信号を同期化するために３ミリアンペアより少なく消費するようにシミュレート（simulated）される。差動ラッチは、入力リード１９０及び１９１上のＣＭＬ信号レベルを有する信号を受信し、そしてＣＭＯＳ論理レベルを有する信号を出力リード１９２に出力する。
図１１は、１つの新規な態様による方法のフローチャート図である。分周動作（frequency-dividing operation）を実行するために、マルチモジュラス・デバイダ（ＭＭＤ）が用いられる（ステップ２００）。ＭＭＤは、デバイド・バイ・２／３セル（divide-by-2/3 cells）のチェーンを含む。デバイド・バイ・２／３セルのそれぞれは、そのデバイド・バイ・２／３セルが２で割るか３で割るかを制御するそれ自体のモジュラス制御信号に応答する。１つの実例では、図４のＭＤＳステージ１４２−１４８はデバイド・バイ・２／３セルである。ＭＭＤ出力信号ＳＯＵＴは、順次論理素子を第１の状態に置くためにモジュラス制御信号の１つを使用する（ステップ２０１）ことによって、そして順次論理素子を第２の状態に置くためにデバイド・バイ・２／３セル出力信号を使用する（ステップ２０２）ことによって生成される。１つの実例では、順次論理素子を第１の状態に置くために用いられるモジュラス制御信号は、図４で識別されたモジュラス制御信号ＭＣ１Ｂであり、そして順次論理素子を第２の状態に置くために用いられる出力信号は、図４で識別された出力信号Ｏ５である。順次論理素子が第１の状態にあるときに、順次論理素子が出力信号ＳＯＵＴを第１のデジタル論理レベルに強制する。順次論理素子が第２の状態にあるときに、順次論理素子は出力信号ＳＯＵＴを第２のデジタル論理レベルに強制する。マルチモジュラス・デバイダが動作すると、順次論理素子は、ＳＯＵＴ信号が第１及び第２のデジタル論理レベル間で繰り返し移行するように、そして、ＳＯＵＴ信号が約５０／５０のデューティサイクルを有するように、第１の状態にそして第２の状態に交互に置かれる。
上記では教示の目的のためにある特定の実施の形態が説明されたが、本特許書類の教示は一般的な適用可能性を有しており、上述さいた特定の実施の形態に限定されるものではない。リタイミング回路の順次論理素子を第１の状態に置くために１つの特定のモジュラス信号ＭＣ１Ｂを用いる１つの実例が提示されているが、モジュラス制御信号の他のもの（例えば、ＭＣ０Ｂ−ＭＣ０５のうちの他の１つ）が用いられてもよい。デューティサイクル補正信号として１つの特定のＭＤＳ出力信号Ｏ５を用いる１つの実例が提示されているが、他のＭＤＳ出力信号が用いられてもよい。幾つかの適用では、ＭＤＳ出力信号のうちの複数のものの結合論理関数であるデューティサイクル補正信号を用いることが望ましいことがありうる。リタイミング回路は、低周波数信号によってクロックされる付加的な信号調整順次論理素子がそれに続いてもよい。上記のリタイミング回路は、それらの順次論理素子としてフロップフリップを使用するが、新規のタイミング回路の他の実施の形態はそれらの順次論理素子としてラッチを用いる。従って、上記実施の形態の種々の特徴の種々の修正、適応、及び組合せが、下記に提示される特許請求の範囲から逸脱することなして実施されうる。
関連出願のクロスレファレンス
この出願は、35 U.S.C. 119に基づいて、２００６年７月２４日に仮出願第60/833,156号の利益を主張し、前記仮出願は参照によりここに取り入れられる。
関連出願のクロスレファレンス
この出願は、35 U.S.C. 119に基づいて、２００６年７月２４日に仮出願第60/833,156号の利益を主張し、前記仮出願は参照によりここに取り入れられる。
下記に本願出願時の請求項１−２１に対応する記載が付記１−２１として表記される。
付記１
複数のデバイド・バイ・２／３セルのチェーンを備えており、前記チェーンの各デバイド・バイ・２／３セルは、入力信号を受信しかつ出力信号を出力し、前記デバイド・バイ・２／３セルのそれぞれは、該デバイド・バイ・２／３セルが２で割るか又は３で割るかを制御するモジュラス制御信号に対応する、
順次論理素子を備えており、前記モジュラス制御信号の１つにおける変化が前記順次論理素子を第１の状態に置かせ、前記出力信号の１つにおける変化が前記順次論理素子を第２の状態に置かせる、マルチモジュラス・デバイダ（ＭＭＤ）。
付記２
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記１つは前記入力リードによって前記順次論理素子に供給される、付記１のＭＭＤ。
付記３
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記１の反転バージョンは前記入力リードによって前記順次論理素子に供給される、付記１のＭＭＤ。
付記４
前記順次論理素子は入力リードを有し、前記出力信号の前記１つは前記入力リードによって前記順次論理素子に供給される、付記１のＭＭＤ。
付記５
前記順次論理素子は入力リードを有し、前記出力信号の前記１つの反転バージョンは前記入力リードによって前記順次論理素子に供給される、付記１のＭＭＤ。
付記６
差動ラッチであって、入力リード及び出力リードを有し、前記入力リードは前記モジュラス制御信号の前記１つを受信するように結合され、前記差動ラッチの前記出力リードは前記順次論理素子の入力リードに結合される、差動ラッチをさらに備える、付記１のＭＭＤ。
付記７
前記順次論理素子は出力リードを有し、前記順次論理素子は前記出力リードに対してＭＭＤ出力信号を出力し、前記ＭＭＤ出力信号は約５０／５０の衝撃係数を有する、付記１のＭＭＤ。
付記８
前記モジュラス制御信号の前記１つは、前記デバイド・バイ・２／３セルの１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、付記１のＭＭＤ。
付記９
前記ＭＭＤは周波数Ｆを有するＭＭＤ入力信号を受信し、前記ＭＭＤ入力信号を分周し、そしてＭＭＤ出力信号を出力する、前記ＭＭＤ入力信号はデバイド・バイ・２／３セル DIV23CELL0に受信され、前記順次論理素子はＦに等しい又はＦより大きい周波数の信号を受信しない、付記１のＭＭＤ。
付記１０
前記ＭＭＤの第１の部分はＣＭＬ（電流モード論理）論理回路で実現され、前記ＭＭＤの第２の部分はＣＭＯＳ（相補型金属酸化物半導体）論理回路で実現され、前記順次論理素子はＣＭＯＳ論理回路で実現される、付記１のＭＭＤ。
付記１１
（ａ）分周動作を実行するためにデバイド・バイ・２／３セルを使用すること、この場合、各デバイド・バイ・２／３セルは入力信号を受信しかつ出力信号を出力する、前記デバイド・バイ・２／３セルのそれぞれは、該デバイド・バイ・２／３セルが２で割るか又は３で割るかを制御するモジュラス制御信号に応答する、
（ｂ）順次論理素子を第１の状態に置くために前記モジュラス制御信号の１つを使用すること、
（ｃ）前記順次論理素子を第２の状態に置くために前記出力信号の１つを使用すること、
を備える方法。
付記１２
ステップ（ｂ）において使用される前記１つのモジュラス制御信号は、前記デバイド・バイ・２／３セルの第１の１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、付記１１の方法。
付記１３
ステップ（ｂ）において使用される前記１つのモジュラス制御信号は、前記デバイド・バイ・２／３セルの第２の１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、付記１１の方法。
付記１４
ステップ（ｂ）は、前記モジュラス制御信号の前記１つを前記順次論理素子の第１の入力リードに供給することを含み、ステップ（ｃ）は、前記出力信号の前記１つを前記順次論理素子の第２の入力リードに供給することを含む、付記１１の方法。
付記１５
ステップ（ｂ）は、第１のデジタル論理レベルから第２のデジタル論理レベルへの前記モジュラス制御信号の前記１つの移行に応答して前記順次論理素子を前記第１の状態に置くことを含む、付記１１の方法。
付記１６
ステップ（ｃ）は、第１のデジタル論理レベルから第２のデジタル論理レベルへの前記出力信号の前記１つの移行に応答して前記順次論理素子を前記第２の状態に置くことを含む、付記１１の方法。
付記１７
デバイダを形成するモジュラス・デバイダ・ステージのチェーンを備え、前記デバイダは出力信号を出力するために選択可能な除数値で入力信号を割ることができ、前記モジュラス・デバイダ・ステージのそれぞれはデバイド・バイ・ツー動作又はデバイド・バイ・スリー動作を実行する、
出力信号を生成するための手段を備え、前記出力信号は約５０パーセントの衝撃係数を有し、前記手段はモジュラス制御信号を前記チェーンから受信しかつ前記モジュラス制御信号に応答して前記出力信号にデジタル論理レベルを移行させる、回路。
付記１８
前記入力信号は第１のパルス幅のパルスを有し、前記モジュラス制御信号は前記第１のパルス幅と同じくらい短いパルス幅を有するパルスを実質的に有しない、付記１７の回路。
付記１９
前記入力信号は周波数Ｆを有し、前記出力信号を生成するための手段はＦ以上の周波数を有する信号を受信しない、付記１７の回路。
付記２０
前記モジュラス制御信号は、前記出力信号の各周期の間に２回だけ移行する、付記１７の回路。
付記２１
前記出力信号を生成するための手段は、前記出力信号の各周期の間に２回より多く移行する信号を受信しない、付記１７の回路。

Claims (21)

  1. 複数のデバイド・バイ・２／３セルのチェーンを備えており、前記チェーンの各デバイド・バイ・２／３セルは、入力信号を受信しかつ出力信号を出力し、前記デバイド・バイ・２／３セルのそれぞれは、該デバイド・バイ・２／３セルが２で割るか又は３で割るかを制御するモジュラス制御信号に応答する、
    順次論理素子を備えており、前記モジュラス制御信号の１つにおける変化が前記順次論理素子を第１の状態に置かせ、前記出力信号の１つにおける変化が前記順次論理素子を第２の状態に置かせる、マルチモジュラス・デバイダ（ＭＭＤ）。
  2. 前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記１つは前記入力リードによって前記順次論理素子に供給される、請求項１のＭＭＤ。
  3. 前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記１の反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項１のＭＭＤ。
  4. 前記順次論理素子は入力リードを有し、前記出力信号の前記１つは前記入力リードによって前記順次論理素子に供給される、請求項１のＭＭＤ。
  5. 前記順次論理素子は入力リードを有し、前記出力信号の前記１つの反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項１のＭＭＤ。
  6. 差動ラッチであって、入力リード及び出力リードを有し、前記入力リードは前記モジュラス制御信号の前記１つを受信するように結合され、前記差動ラッチの前記出力リードは前記順次論理素子の入力リードに結合される、差動ラッチをさらに備える、請求項１のＭＭＤ。
  7. 前記順次論理素子は出力リードを有し、前記順次論理素子は前記出力リードに対してＭＭＤ出力信号を出力し、前記ＭＭＤ出力信号は約５０／５０のデューティサイクルを有する、請求項１のＭＭＤ。
  8. 前記モジュラス制御信号の前記１つは、前記デバイド・バイ・２／３セルの１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、請求項１のＭＭＤ。
  9. 前記ＭＭＤは周波数Ｆを有するＭＭＤ入力信号を受信し、前記ＭＭＤ入力信号を分周し、そしてＭＭＤ出力信号を出力する、前記ＭＭＤ入力信号はデバイド・バイ・２／３セル DIV23CELL0に受信され、前記順次論理素子はＦに等しい又はＦより大きい周波数の信号を受信しない、請求項１のＭＭＤ。
  10. 前記ＭＭＤの第１の部分はＣＭＬ（電流モード論理）論理回路で実現され、前記ＭＭＤの第２の部分はＣＭＯＳ（相補型金属酸化物半導体）論理回路で実現され、前記順次論理素子はＣＭＯＳ論理回路で実現される、請求項１のＭＭＤ。
  11. （ａ）分周動作を実行するためにデバイド・バイ・２／３セルのチェーンを使用すること、この場合、各デバイド・バイ・２／３セルは入力信号を受信しかつ出力信号を出力する、前記デバイド・バイ・２／３セルのそれぞれは、該デバイド・バイ・２／３セルが２で割るか又は３で割るかを制御するモジュラス制御信号に応答する、
    （ｂ）順次論理素子を第１の状態に置くために前記モジュラス制御信号の１つを使用すること、
    （ｃ）前記順次論理素子を第２の状態に置くために前記出力信号の１つを使用すること、
    を備える方法。
  12. ステップ（ｂ）において使用される前記１つのモジュラス制御信号は、前記デバイド・バイ・２／３セルの第１の１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、請求項１１の方法。
  13. ステップ（ｂ）において使用される前記１つのモジュラス制御信号は、前記デバイド・バイ・２／３セルの第２の１つが２で割るか又は３で割るかを制御するモジュラス制御信号である、請求項１１の方法。
  14. ステップ（ｂ）は、前記モジュラス制御信号の前記１つを前記順次論理素子の第１の入力リードに供給することを含み、ステップ（ｃ）は、前記出力信号の前記１つを前記順次論理素子の第２の入力リードに供給することを含む、請求項１１の方法。
  15. ステップ（ｂ）は、第１のデジタル論理レベルから第２のデジタル論理レベルへの前記モジュラス制御信号の前記１つの移行に応答して前記順次論理素子を前記第１の状態に置くことを含む、請求項１１の方法。
  16. ステップ（ｃ）は、第１のデジタル論理レベルから第２のデジタル論理レベルへの前記出力信号の前記１つの移行に応答して前記順次論理素子を前記第２の状態に置くことを含む、請求項１１の方法。
  17. デバイダを形成するモジュラス・デバイダ・ステージのチェーンを備え、前記デバイダは出力信号を出力するために選択可能な除数値で入力信号を割ることができ、前記モジュラス・デバイダ・ステージのそれぞれはデバイド・バイ・ツー動作又はデバイド・バイ・スリー動作を実行する、
    出力信号を生成するための手段を備え、前記出力信号は約５０パーセントのデューティサイクルを有し、前記手段はモジュラス制御信号を前記チェーンから受信しかつ前記モジュラス制御信号に応答して前記出力信号にデジタル論理レベルを移行させる、回路。
  18. 前記入力信号は第１のパルス幅のパルスを有し、前記モジュラス制御信号は前記第１のパルス幅と同じくらい短いパルス幅を有するパルスを実質的に有しない、請求項１７の回路。
  19. 前記入力信号は周波数Ｆを有し、前記出力信号を生成するための手段はＦ以上の周波数を有する信号を受信しない、請求項１７の回路。
  20. 前記モジュラス制御信号は、前記出力信号の各周期の間に２回だけ移行する、請求項１７の回路。
  21. 前記出力信号を生成するための手段は、前記出力信号の各周期の間に２回より多く移行する信号を受信しない、請求項１７の回路。
JP2011258938A 2006-07-24 2011-11-28 マルチモジュラス・デバイダ・リタイミング回路 Expired - Fee Related JP5313323B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US83315606P 2006-07-24 2006-07-24
US60/833,156 2006-07-24
US11/560,678 2006-11-16
US11/560,678 US7924069B2 (en) 2006-06-28 2006-11-16 Multi-modulus divider retiming circuit

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009521963A Division JP2009545252A (ja) 2006-07-24 2007-07-24 マルチモジュラス・デバイダ・リタイミング回路

Publications (2)

Publication Number Publication Date
JP2012095312A true JP2012095312A (ja) 2012-05-17
JP5313323B2 JP5313323B2 (ja) 2013-10-09

Family

ID=38982275

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009521963A Withdrawn JP2009545252A (ja) 2006-07-24 2007-07-24 マルチモジュラス・デバイダ・リタイミング回路
JP2011258938A Expired - Fee Related JP5313323B2 (ja) 2006-07-24 2011-11-28 マルチモジュラス・デバイダ・リタイミング回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009521963A Withdrawn JP2009545252A (ja) 2006-07-24 2007-07-24 マルチモジュラス・デバイダ・リタイミング回路

Country Status (7)

Country Link
US (1) US7924069B2 (ja)
EP (2) EP2047600A2 (ja)
JP (2) JP2009545252A (ja)
KR (1) KR101035159B1 (ja)
CN (1) CN101496284B (ja)
TW (1) TW200820649A (ja)
WO (1) WO2008014282A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791415B2 (en) * 2007-05-18 2010-09-07 Semtech Corporation Fractional-N synthesized chirp generator
US8081018B2 (en) * 2008-08-21 2011-12-20 Qualcomm Incorporated Low power radio frequency divider
US20110148480A1 (en) * 2009-12-17 2011-06-23 Yongping Fan Divider with Enhanced Duty Cycle for Precision Oscillator Clocking Sources
US8406371B1 (en) 2012-01-04 2013-03-26 Silicon Laboratories Inc. Programmable divider circuitry for improved duty cycle consistency and related systems and methods
US8836394B2 (en) 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
EP2861185A4 (en) 2012-06-13 2015-12-16 Elwha Llc MAMMARY IMPLANT COMPRISING ANALYTE SENSORS AND AN INTERNAL ENERGY SOURCE
US8675810B2 (en) * 2012-06-29 2014-03-18 Intel Corporation Programmable low power multi-modulus divider with 50/50 duty cycle
EP2741420B1 (en) 2012-12-10 2015-03-04 Nxp B.V. Local oscillator signal generation
US9118333B1 (en) * 2013-08-29 2015-08-25 Integrated Device Technology Inc. Self-adaptive multi-modulus dividers containing div2/3 cells therein
CN105471427B (zh) 2014-09-04 2019-07-26 中芯国际集成电路制造(上海)有限公司 一种多模分频器和电子装置
US9401643B1 (en) * 2015-03-10 2016-07-26 International Business Machines Corporation Bias-temperature induced damage mitigation circuit
US9768781B2 (en) * 2015-04-11 2017-09-19 Casinda, Inc. Identification circuit and IC chip comprising the same
US9438257B1 (en) 2015-07-02 2016-09-06 Aura Semiconductor Pvt. Ltd Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios
CN105281765B (zh) * 2015-10-23 2018-08-21 东南大学 一种低相位噪声、低功耗差分多模分频器
TWI633760B (zh) * 2016-01-29 2018-08-21 立積電子股份有限公司 訊號發射器
US10116314B1 (en) 2017-11-01 2018-10-30 Nvidia Corporation Multi-mode frequency divider
US10700669B2 (en) 2018-06-19 2020-06-30 Aura Semiconductor Pvt. Ltd Avoiding very low duty cycles in a divided clock generated by a frequency divider
GB2576536B (en) 2018-08-22 2021-05-05 Imagination Tech Ltd Float division by constant integer
CN109257043B (zh) * 2018-10-25 2021-03-30 电子科技大学 一种应用于锁相环频率综合器的高速宽带除法链

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040196940A1 (en) * 2003-04-03 2004-10-07 Chien Hung-Ming (Ed) Low noise divider module for use in a phase locked loop and other applications
JP2005508577A (ja) * 2001-05-17 2005-03-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ジッターを低減するべく改良された周波数分割器及びこれに基づく装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2572283B2 (ja) * 1989-10-23 1997-01-16 日本無線株式会社 可変分周回路
JPH0419834A (ja) * 1990-05-15 1992-01-23 Matsushita Electric Ind Co Ltd 光ディスク装置
US5195111A (en) * 1990-09-07 1993-03-16 Nihon Musen Kabushiki Kaisha Programmable frequency dividing apparatus
JPH0783257B2 (ja) * 1990-09-07 1995-09-06 日本無線株式会社 可変分周装置
JP2572302B2 (ja) * 1990-09-07 1997-01-16 日本無線株式会社 可変分周装置
JP4150092B2 (ja) * 1997-09-17 2008-09-17 ソニー株式会社 分周回路およびデジタルｐｌｌ回路
US6108393A (en) * 1999-02-25 2000-08-22 Rockwell Collins, Inc. Enhanced prescaler phase interface
ATE274257T1 (de) * 2000-12-22 2004-09-15 Koninkl Philips Electronics Nv Frequenzteiler mit niedrigem leistungsverbrauch, geeignete vorrichtung und verfahren für leistungseffizienter frequenzteiler
JP4386725B2 (ja) * 2001-08-29 2009-12-16 エヌエックスピー ビー ヴィ 低減されたジッタを備える改良された分周器及びそれに基づく送信器
DE10251703B4 (de) * 2002-11-06 2005-08-04 Infineon Technologies Ag Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung
US7379522B2 (en) * 2006-01-11 2008-05-27 Qualcomm Incorporated Configurable multi-modulus frequency divider for multi-mode mobile communication devices
US7564276B2 (en) * 2006-06-28 2009-07-21 Qualcomm Incorporated Low-power modulus divider stage
TWI337454B (en) * 2007-05-16 2011-02-11 Ind Tech Res Inst Programmable integer/non-integer frequency divider

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005508577A (ja) * 2001-05-17 2005-03-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ジッターを低減するべく改良された周波数分割器及びこれに基づく装置
US20040196940A1 (en) * 2003-04-03 2004-10-07 Chien Hung-Ming (Ed) Low noise divider module for use in a phase locked loop and other applications

Also Published As

Publication number Publication date
WO2008014282A3 (en) 2008-06-05
US20080042697A1 (en) 2008-02-21
JP2009545252A (ja) 2009-12-17
CN101496284A (zh) 2009-07-29
KR20090034388A (ko) 2009-04-07
EP2562938A1 (en) 2013-02-27
JP5313323B2 (ja) 2013-10-09
TW200820649A (en) 2008-05-01
WO2008014282A2 (en) 2008-01-31
KR101035159B1 (ko) 2011-05-17
CN101496284B (zh) 2013-01-23
EP2047600A2 (en) 2009-04-15
US7924069B2 (en) 2011-04-12

Similar Documents

Publication Publication Date Title
JP5313323B2 (ja) マルチモジュラス・デバイダ・リタイミング回路
CN101485090B (zh) 低功率模量分频级
US7379522B2 (en) Configurable multi-modulus frequency divider for multi-mode mobile communication devices
US6842054B2 (en) Frequency divider with reduced jitter and apparatus based thereon
JP5837617B2 (ja) オクターブ境界を越えて拡張された同期範囲を有する分周器
KR100329590B1 (ko) 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러
TW200937839A (en) Dual-modulus prescaler circuit operating at a very high frequency
TW201220692A (en) Differential quadrature divide-by-three circuit with dual feedback path
JPH09199943A (ja) 周波数合成器
EP1294100A2 (en) Method and apparatus for providing resampling function in a modulus prescaler of a frequency source
US9059686B2 (en) Pseudo-CML latch and divider having reduced charge sharing between output nodes
US8466720B2 (en) Frequency division of an input clock signal
KR101091488B1 (ko) 프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기
KR20000000262A (ko) 새로운 구조의 프로그램어블 주파수 분주기

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130703

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5313323

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees