JP2008271593A - Pll回路 - Google Patents
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Abstract
【解決手段】プリスケーラ21bは、分周比切り替え信号に基づいて、分周比を切り替えながら入力信号fvcoを分周する分周切り替え部Cと、分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部Eとを備える。分周切り替え部Cは複数段のフリップフロップFF1〜FF3を有し、エクステンダ部Eの少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。
【選択図】図6
Description
近年、自動車電話や携帯電話等の移動体通信機器にPLL回路が使用されている。このようなPLL回路では、移動体通信機器の利便性を向上させるために、出力信号周波数を所望の周波数に速やかに切り換える必要がある。そこで、PLL回路のロックアップ時間の短縮化が必要となっている。
この出力信号SCPは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦR,ΦPの周波数変動にともなって変化し、パルス成分はパルス信号ΦR,ΦPの位相差に基づいて変化する。
前記VCO8は、前記LPF7の出力信号SLPFの電圧値に応じた周波数の出力信号fvcoを外部回路に出力するとともに、前記比較分周器5に出力する。
前記VCO8の出力信号fvcoは、前記プリスケーラ9に入力され、そのプリスケーラ9は入力信号fvcoの周波数をM分周若しくはM+1分周して、メインカウンタ10及びスワローカウンタ11に出力信号Poutとして出力する。
前記フリップフロップ回路FF1の出力信号XQは、非同期型のエクステンダ部Eを構成するフリップフロップ回路TFF1,TFF2のうち、同TFF1に入力信号CKとして入力される。
前記フリップフロップ回路TFF1,TFF2には、バイアス回路16から出力される定電圧が入力信号XCKとして入力され、バッファ回路15から前記出力信号Poutが出力される。
すなわち、このプリスケーラ9が入力信号fvcoのカウント始点SPから、その入力信号fvcoの12個のパルスをカウントするまでは、フリップフロップ回路TFF1,TFF2の出力信号Qはその少なくともいずれかがHレベルとなるため、OR回路14cの出力信号ORはHレベルとなる。
入力信号fvcoの12個のパルスをカウントすると、フリップフロップ回路TFF1,TFF2の出力信号QがともにLレベルとなるため、OR回路14cの出力信号ORはLレベルとなる。
また、モジュール制御信号MDがHレベルであれば、OR回路14cの出力信号ORはHレベルに固定されるため、フリップフロップ回路FF3は不活性化され、その出力信号はLレベルに固定される。
ところが、プリスケーラ9において、M+1分周を開始するカウント始点SPから、モジュール制御信号MDが立ち下がるまでに遅れ時間Tdが生じている。
図2は、この発明を具体化したプリスケーラの第一の実施の形態を示す。前記従来例と同様なPLL回路で使用されるプリスケーラ21aは、エクステンダ部Eの構成を除いて、前記従来例のプリスケーラ9の構成と同一である。
2段のDフリップフロップ回路DFF1,DFF2には、分周切り替え部Cのフリップフロップ回路FF1の出力信号XQがともに入力信号CKとして入力される。
このように構成されたエクステンダ部Eは、各Dフリップフロップ回路DFF1,DFF2の動作により、フリップフロップ回路FF1の出力信号XQを4分周するグレイコードカウンタとして動作する。
VCO8の出力信号fvcoが入力されると、フリップフロップ回路FF1,FF2の動作により、フリップフロップ回路FF1から入力信号fvcoを4分周した出力信号XQが出力される。
スワローカウンタ11が分周動作を開始すると、モジュール制御信号MDがLレベルとなる。
すなわち、M+1分周動作を開始するカウント始点SPから、その入力信号fvcoの12個のパルスをカウントするまでは、Dフリップフロップ回路DFF1,DFF2の出力信号QHは、その少なくともいずれかがHレベルとなるため、OR回路14cの出力信号ORはHレベルとなる。
入力信号fvcoの12個のパルスをカウントを終了すると、フリップフロップ回路DFF1,DFF2の出力信号QHがともにLレベルとなるため、OR回路14cの出力信号ORはLレベルとなる。
この時、プリスケーラ21aにおいて、M+1分周を開始するカウント始点SPから、モジュール制御信号MDが立ち下がるまでに遅れ時間Tdxが生じている。
上記のように構成されたプリスケーラ21a及びPLL回路では、次に示す作用効果を得ることができる。
(第二の実施の形態)
図6は、第二の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ21bは、エクステンダ部Eにおいて、前記第一の実施の形態のDフリップフロップ回路DFF1,DFF2に加えて、同様な構成のDフリップフロップ回路DFF1,DFF2をさらに接続して、64分周動作と、64+1分周動作を行う同期型カウンタを構成したものである。
(第三の実施の形態)
図7は、第三の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ21cは、エクステンダ部Eにおいて、前記第一の実施の形態のDフリップフロップ回路DFF1,DFF2に加えて、さらに3段のDフリップフロップ回路DFF1RSと、1段のDフリップフロップ回路DFF2RSとで、ジョンソンカウンタ形式の8分周同期型カウンタを接続することにより、128分周動作と、128+1分周動作を行う同期型カウンタを構成したものである。
図8に示すDフリップフロップ回路DFF1RSは、図3に示すDフリップフロップ回路DFF1にリセット動作を行うためのトランジスタTr1を追加したものであり、図9に示すDフリップフロップ回路DFF2RSは、図4に示すDフリップフロップ回路DFF2にリセット動作を行うためのトランジスタTr2を追加したものである。
(第四の実施の形態)
図10は、第四の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ21dは、エクステンダ部Eにおいて、前記第二の実施の形態のDフリップフロップ回路DFF1,DFF2の前段にTフリップフロップ回路TFFを加えることにより、128分周動作と、128+1分周動作を行うカウンタを構成したものである。
上記実施の形態は、次に示すように変更することもできる。
・エクステンダ部Eに使用する同期式カウンタは、グレイコードカウンタ、ジョンソンカウンタ、リングカウンタ等としてもよい。
MD モジュール制御信号
fvco 入力信号
C 分周切り替え部
E エクステンダ部
DFF1,DFF2 同期型カウンタ
Claims (1)
- プリスケーラを備えたPLL回路であって、前記プリスケーラは、
分周比切り替え信号に基づいて、分周比を切り替えながら入力信号を分周する分周切り替え部と、
前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部と
を備えたプリスケーラであって、
前記分周切り替え部は複数段のフリップフロップを有し、
前記エクステンダ部の少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成すること、
を特徴とするPLL回路。
Priority Applications (1)
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JP2008150733A JP2008271593A (ja) | 2008-06-09 | 2008-06-09 | Pll回路 |
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Related Parent Applications (1)
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Family
ID=40050411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008150733A Pending JP2008271593A (ja) | 2008-06-09 | 2008-06-09 | Pll回路 |
Country Status (1)
Country | Link |
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Citations (3)
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JPH09261047A (ja) * | 1996-03-18 | 1997-10-03 | Fujitsu Ltd | Pll周波数シンセサイザ |
JPH1198009A (ja) * | 1997-09-17 | 1999-04-09 | Sony Corp | 分周回路およびデジタルpll回路 |
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2008
- 2008-06-09 JP JP2008150733A patent/JP2008271593A/ja active Pending
Patent Citations (3)
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