KR100652852B1 - 리셋트 회로 및 ｐｌｌ 주파수 신시사이저 - Google Patents

리셋트 회로 및 ｐｌｌ 주파수 신시사이저 Download PDF

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Abstract

파워세이브 해제 후의 PLL 동작 시간의 지연을 없애고 록업(lock-up) 타임이 지연되지 않도록 하는 주파수 신시사이저를 제공한다.
리셋트 회로(21)에 설치된 제어 회로(23)는 파워세이브 신호 PS가 해제되면, 지연 회로(22)의 출력 신호 SGC를 그 때의 주파수 설정 신호 DIV의 레벨과 일치시키기 위한 셋트 신호 S 또는 리셋트 신호 R을 지연 회로(22)에 출력한다. 판정 회로(24)는 파워세이브 신호 PS가 해제되었을 때에는 주파수 설정 신호 DIV의 레벨과 지연 회로(22)의 출력 신호 SGC의 레벨이 일치하고 있기 때문에 위상 비교기를 정지시키기 위한 L 레벨의 출력 신호 OUT에 출력하지는 않는다. 그 결과, 파워세이브 신호 PS가 해제되었을 때는 위상 비교기는 즉시 기준 신호와 비교 신호의 위상을 비교하는 비교 동작을 개시할 수 있다.
리셋트 회로, 위상 제어기, 전압 제어 발진기, 주파수 신시사이저, 제어 회로

Description

리셋트 회로 및 ＰＬＬ 주파수 신시사이저{RESET CIRCUIT AND PLL FREQUENCY SYNTHESIZER}
도 1은 PLL 주파수 신시사이저의 블럭 회로도.
도 2는 PLL 주파수 신시사이저에 설치한 리셋트 회로의 회로도.
도 3은 리셋트 회로의 타이밍차트.
도 4는 제2 실시예의 리셋트 회로를 나타내는 회로도.
도 5는 제3 실시예의 리셋트 회로를 나타내는 회로도.
도 6은 종래의 PLL 주파수 신시사이저의 블럭 회로도.
도 7은 종래의 PLL 주파수 신시사이저에 설치한 리셋트 회로의 회로도.
도 8은 종래의 리셋트 회로의 타이밍차트.
도 9는 종래의 파워세이브 신호가 전환할 때의 리셋트 회로의 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
17 : 위상 비교기
20 : 전압 제어 발진기(VCO)
21, 31, 41 : 리셋트 회로
22, 32 : 지연 회로
23, 33 : 제어 회로
24 : 판정 회로
42 : 시간 조정 회로
DIV : 주파수 설정 신호
PS : 파워세이브 신호
CLK : 클럭 신호
fr : 기준 신호
SGC, SGX : 출력 신호
OUT : 출력 신호
SEL : 선택 신호
본 발명은 출력 신호 주파수를 설정된 주파수에 일치시키는 바와 같이 동작하는 PLL 주파수 신시사이저 및 그 PLL 주파수 신시사이저에 적합한 리셋트 회로에 관한 것이다.
최근, 휴대 전화 등의 이동 통신 기기에 PLL 주파수 신시사이저가 채용되고 있다. 이동 통신 기기에 있어서, 사용 주파수 대역은 2개 이상 있으며, 각 주파수 간격이 크며, PLL 주파수 신시사이저를 구성하는 1개의 VCO(전압 제어 발진기)에서는 그 주파수 변화에 대응할 수 없게 되어 있다. 그 때문에, PLL 주파수 신시사이저는 VCO가 안정되기까지 일시 동작을 정지시키기 위한 기능을 구비하고 있다. 또 한, PLL 주파수 신시사이저는 이동 통신 기기에 사용되는 전지의 장기 수명화가 요구되고 있어 소비 전력의 저감을 위한 파워세이브 기능이 구비되고 있다. 그리고, 이들 2개의 기능을 구비한 PLL 주파수 신시사이저에서도 이동 통신 기기의 편리성을 향상시키기 위하여, 출력 신호 주파수를 원하는 주파수로 바로 전환할 필요가 있다.
휴대 전화 등의 이동 통신 기기에 있어서, 사용 주파수 대역은 2개 이상 있으며 각 주파수 간격이 크며, PLL 주파수 신시사이저에 설치된 1개의 VCO(전압 제어 발진기)에서는 주파수 변화에 대응할 수 없게 되어 있다. 그 때문에, 두개 이상 또는 VCO를 구성하는 부품의 상수를 바꿔서 대응해야 하고, VCO가 안정되기까지 PLL 주파수 신시사이저의 동작을 늦추지 않으면 안된다. 그래서, 시간적으로 PLL 주파수 신시사이저의 동작을 초기화하고 그 동안만큼 PLL 주파수 신시사이저가 동작하지 않도록 리셋트 회로가 설치되고 있다.
또한, 이동 통신 기기에 있어서 사용되는 전지의 수명을 길게 하기 위해서 PLL 주파수 신시사이저에서도 파워세이브를 위한 기능이 구비되고 있다.
도 6은 종래의 리셋트 회로를 구비한 파워세이브 기능이 있는 PLL 주파수 신시사이저(10)의 주요부의 회로도를 나타낸다.
기준 발진기(11)로부터의 기준 발진 신호 fosc는 기준 신호 입력 버퍼(12)를 통하여 기준 카운터(13) 및 초기 위상 검출기(14)에 입력된다. 또한, 비교 발진 신호 fin은 비교 신호 분주기(15)를 통하여 분주되어 메인 카운터(16) 및 초기 위상 검출기(14)에 입력된다. 기준 카운터(13)는 설정된 기준 분주비에 기초하여 기 준 발진 신호 fosc를 분주하고, 그 분주 신호를 기준 신호 fr로 하여 위상 비교기(17)에 출력한다. 비교 신호 분주기(15)는 미리 정한 분주비에 기초하여 비교 발진 신호 fin을 분주하고, 그 분주 신호 fpp를 메인 카운터(16)에 출력한다. 메인 카운터(16)는 설정된 비교 분주비에 기초하여 상기 분주 신호 fpp를 분주하고, 그 분주 신호를 비교 신호 fp로서 위상 비교기(17)에 출력한다.
초기 위상 검출기(14)는 기준 발진 신호 fosc와 분주 신호 fpp를 입력하고 분주 신호 fpp가 상승할 때부터 미리 정한 기간 내에 기준 발진 신호 fosc의 상승 엣지가 발생하고 있을 때에는 기준 카운터(13) 및 메인 카운터(16)를 동작 가능한 상태로 하는 지령 신호를 양 카운터(13, 16)에 출력한다. 반대로, 분주 신호 fpp가 상승할 때부터 미리 정한 기간 내에 기준 발진 신호 fosc의 상승 엣지가 발생하지 않을 때에는 초기 위상 검출기(14)는 기준 카운터(13) 및 메인 카운터(16)를 비동작으로 하는 지령 신호를 양 카운터(13, 16)에 출력한다.
기준 신호 fr과 비교 신호 fp를 입력하는 위상 비교기(17)는 그 기준 신호 fr의 상승 엣지와 비교 신호 fp의 상승 엣지를 비교한다. 그리고, 위상 비교기(17)는 양 신호 fr, fp의 주파수차 및 위상차에 따른 펄스 신호를 차지 펌프(18)에 출력한다. 차지 펌프(18)는 위상 비교기(17)로부터의 펄스 신호에 기초하여, 그 출력단의 풀업측 트랜지스터 혹은 풀다운측 트랜지스터가 온된다. 그리고, 차지 펌프(18)는 다음단의 저역 통과 필터(19)를 부하로서 풀업측 트랜지스터가 온되면 그 출력 전압을 상승시켜서 풀다운측 트랜지스터를 온시키면 그 출력 전압이 저하한다.
저역 통과 필터(19)는 차지 펌프(18)의 부하로서 동작하고, 동차지 펌프의 출력 전압을 평활하게 하여 VCO(전압 제어 발진기 : 20)에 출력한다. VCO(20)는 저역 통과 필터(19)의 출력 전압에 따른 주파수의 출력 신호 fvco를 출력하고, 그 출력 신호 fvco는 통신 기기의 반송파로서 이용된다. 또한, 이 출력 신호 fvco는 상기한 비교 발진 신호 fin으로서 비교 신호 분주기(15)에 출력된다. 즉, 이 PLL 주파수 신시사이저(10)는 반송파에 이용되는 출력 신호 fvco를 기준 카운터(13)의 기준 분주비와 메인 카운터(15)의 비교 분주비에 대응하는 주파수에 로크한다.
이 PLL 주파수 신시사이저(10)는 리셋트 회로(51)를 구비하고 있다. 리셋트 회로(51)는 상기 기준 카운터(13)로부터의 기준 신호 fr을 지연 클럭 CLK로서 입력함과 함께, 주파수 설정 신호 DIV를 입력한다. 도 7은 그 리셋트 회로(51)의 회로도를 나타낸다.
리셋트 회로(51)는 지연 회로(52)와 배타적 NOR 회로(53)를 구비하고 있다. 지연 회로(52)는 3개의 D형 플립플롭(DFF : 52a∼52c)을 구비하고 있다. 각 DFF(52a∼52c)의 클럭 입력 단자 C에는 도 6에 도시하는 지연 클럭 CLK(기준 신호 fr)가 입력된다. 초단의 DFF(52a)의 데이터 입력 단자 D는 주파수 설정 신호 DIV를 입력하고, 동DFF(52a)의 출력 단자 Q는 중단의 DFF(52b)의 데이터 입력 단자 D에 접속되어 있다. 중단의 DFF(52b)의 출력 단자 Q는 최종단의 DFF(52c)의 데이터 입력 단자 D에 접속되어 있다.
주파수 설정 신호 DIV는 PLL 주파수 신시사이저(10)가 생성하는 출력 신호 fvco의 주파수를 변경시킬때마다 H 레벨과 L 레벨 사이를 반전하는 신호로 외부 장 치로부터 출력된다.
상술하면, 도 8에 도시한 바와 같이, 주파수 설정 신호 DIV가 L 레벨에서부터 H 레벨로 상승할 때, 최초(1번째) 출력된 지연 클럭 CLK에 응답하여 초단의 DFF(52a)는 상기 주파수 설정 신호 DIV의 H 레벨을 유지함과 함께 출력 단자 Q로부터 상기 주파수 설정 신호 DIV(출력 신호 SGA)를 출력한다. 계속해서 2번째의 지연 클럭 CLK가 출력되면 중단의 DFF(52b)는 초단의 DFF(52a)가 유지하여 출력하고 있는 출력 신호 SGA의 H 레벨을 유지함과 함께 출력 단자 Q로부터 상기 출력 신호 SGA(출력 신호 SGB)를 출력한다. 계속해서 3번째의 지연 클럭 CLK가 출력되면, 최종단의 DFF(52c)는 중단의 DFF(52b)가 유지하여 출력하고 있는 상기 출력 신호 SGB의 H 레벨을 유지함과 함께 출력 단자 Q로부터 상기 출력 신호 SGB(출력 신호 SGC)를 출력한다.
즉, D형 플립플롭(DFF ; 52a∼52c)으로 이루어지는 지연 회로(52)는 시프트 레지스터이며, 주파수 설정 신호 DIV의 레벨이 변화하면 그 변화했을 때부터 지연 클럭 CLK를 3개 입력했을 때, 변화한 레벨의 주파수 설정 신호 DIV(출력 신호 SGC)를 출력한다.
배타적 NOR 회로(53)는 지연 회로(52)의 출력 신호 SGC와 주파수 설정 신호 DIV를 입력한다. 배타적 NOR 회로(53)는 출력 신호 SGC의 레벨과 주파수 설정 신호 DIV의 레벨이 일치했을 때 H 레벨, 일치하지 않을 때 L 레벨의 리셋트 신호로서의 출력 신호 OUT을 출력한다. 따라서, 배타적 NOR 회로(53)는 주파수 설정 신호 DIV의 레벨이 변화하면, 그 변화했을 때부터 지연 클럭 CLK가 3개되기까지 동안에 출력 신호 OUT은 L 레벨이 된다.
이 리셋트 회로(51)의 출력 신호 OUT는 내부 회로로서의 상기 위상 비교기(17)에 출력된다. 그리고, 위상 비교기(17)는 출력 신호 OUT가 H 레벨일 때에는 동작 상태가 되며, 출력 신호 OUT가 L 레벨일 때에는 정지 상태가 된다. 따라서, 위상 비교기(17)는 주파수 설정 신호 DIV의 레벨이 변화할 때마다 그 변화했을 때부터 지연 클럭 CLK가 3개되기까지의 동안에 동작을 정지(초기화)한다. 즉, 설정 주파수가 변화하여 그에 대응하여 VCO(20)가 안정되기까지의 기간, 리셋트 회로(51)는 일시적으로 위상 비교기(17)의 동작을 정지(초기화)하여 PLL 주파수 신시사이저(10)가 동작하지 않도록 한다.
또한, PLL 주파수 신시사이저(10)는 파워세이브 신호 PS를 입력한다. 파워세이브 신호 PS는 상기 기준 신호 입력 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15), 메인 카운터(16) 및 위상 비교 출력기(17)에 입력된다. 파워세이브 신호 PS는 PLL 주파수 신시사이저(10)를 동작시킬 때에는 H 레벨, PLL 주파수 신시사이저(11)를 정지시킬 때는 L 레벨이 되는 신호로서 외부 장치로부터 출력된다.
따라서, 파워세이브 신호 PS가 L 레벨일 때, 기준 신호 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15), 메인 카운터(16) 및 위상 비교 출력기(17)는 정지한다. 즉, 사용하지 않을 때에는 PLL 주파수 신시사이저(10)를 정지 상태로 하여 전지의 소비 전력을 억제하도록 하고 있다.
그런데, 상기한 리셋트 회로(51)를 구비한 파워세이브 기능이 있는 PLL 주파수 신시사이저(10)는 파워세이브 중(파워세이브 신호 PS가 L 레벨)에 주파수 설정 신호 DIV의 레벨이 전환하면 이하의 문제가 생긴다.
도 9는 파워세이브 신호 PS가 전환할 때의 각 회로의 출력파형을 타이밍차트를 나타낸다.
파워세이브 중(파워세이브 신호 PS가 L 레벨)에, 주파수 설정 신호 DIV의 레벨이 전환했을 때, 리셋트 회로(51)의 출력 신호 OUT는 L 레벨이 되고 있으며 위상 비교기(17)를 정지시키는 상태가 된다.
그리고, 파워세이브가 해제(파워세이브 신호 PS가 H 레벨)되어 PLL 주파수 신시사이저(10)가 동작 상태가 되어 최초의 지연 클럭 CLK(기준 신호 fr)가 입력되었을 때, 초단의 DFF(52a) 이외의 중단 및 최종단의 DFF(52b, 52c)는 상기 주파수 설정 신호 DIV가 전환하기 전 상태를 유지하고 있다. 그 결과, 최종단의 DFF(52c)가 주파수 설정 신호 DIV가 전환한 후의 상태를 유지하기까지 리셋트 회로(51)의 출력 신호 OUT는 L 레벨 그대로가 된다. 즉, 파워세이브가 해제되어도 PLL 주파수 신시사이저(10)는 그 동작 개시 시간이 늦어져서 록업 타임이 지연된다.
본 발명은 상기 문제점을 해소하기 위하여 이루어진 것으로, 그 목적은 파워세이브 중에 주파수 설정 신호가 전환하여도 파워세이브 해제 후의 록업 타임이 지연되지 않도록 할 수 있는 PLL 주파수 신시사이저 및 리셋트 회로를 제공하는데 있다.
청구항 1에 기재된 발명에 따르면, 제어 회로는 파워세이브 신호가 해제되면, 지연 회로의 출력 신호를 그 때의 시프트 신호의 레벨과 일치시키기 위한 제어 신호를 지연 회로에 출력한다. 따라서, 판정 회로는 파워세이브 신호가 해제되었을 때에는, 시프트 신호의 레벨과 지연 회로의 출력 신호의 레벨이 일치하고 있기 때문에 리셋트 신호를 내부 회로에 출력하지 않는다. 그 결과, 파워세이브 신호가 해제되었을 때에는 내부 회로는 즉시 동작을 개시할 수 있다.
청구항 2에 기재된 발명에 따르면, 리셋트 회로에 설치된 제어 회로는 파워세이브 신호가 해제되면, 지연 회로의 출력 신호를 그 때 주파수 설정 신호의 레벨과 일치시키기 위한 제어 신호를 지연 회로에 출력한다. 따라서, 판정 회로는 파워세이브 신호가 해제되었을 때에는 주파수 설정 신호의 레벨과 지연 회로의 출력 신호의 레벨이 일치하고 있기 때문에 리셋트 신호를 위상 비교기에 출력하지 않는다. 그 결과, 파워세이브 신호가 해제되었을 때에는 위상 비교기는 즉시 기준 신호와 비교 신호의 위상을 비교하는 비교 동작을 개시할 수 있다.
청구항 3에 기재된 발명에 따르면, 시간 조정 회로는 지연 회로가 생성한 지연 시간이 다른 복수의 출력 신호 중 어느 하나를 선택하여 출력한다. 그리고, 제어 회로는 파워세이브 신호가 해제되면 시간 조정 회로가 선택한 출력 신호를 그 때의 주파수 설정 신호의 레벨과 일치시키기 위한 제어 신호를 상기 지연 회로에 출력한다. 따라서, 판정 회로는 파워세이브 신호가 해제되었을 때에는 주파수 설정 신호의 레벨과 시간 조정 회로가 선택한 출력 신호의 레벨이 일치하고 있기 때문에 리셋트 신호를 위상 비교기에 출력하지 않는다. 그 결과, 파워세이브 신호가 해제되었을 때에는 위상 비교기는 즉시 기준 신호와 비교 신호의 위상을 비교하는 비교 동작을 개시할 수 있다.
청구항 4에 기재된 발명에 따르면, 초단의 D형 플립플롭에 입력되는 주파수 설정 신호는 D형 플립플롭의 수만큼 지연하여 최종단의 D형 플립플롭으로부터 출력 신호로서 출력된다. 그리고, 파워세이브 신호가 해제되었을 때, 그 때의 주파수 설정 신호의 레벨과 일치하도록 각 D형 플립플롭은 셋트 또는 리셋트된다.
청구항 5에 기재된 발명에 따르면, 초단의 D형 플립플롭에 입력되는 주파수 설정 신호는 D형 플립플롭의 수만큼 지연하여 최종단의 D형 플립플롭으로부터 출력 신호로서 출력된다. 파워세이브 신호가 출력되면, 각 D형 플립플롭은 셋트된다. 그리고, 파워세이브 신호가 해제되었을 때, 초단의 D형 플립플롭을 제외하는 각 D형 플립플롭의 데이터 입력 단자에 그 때의 주파수 설정 신호의 레벨과 일치하는 신호가 입력된다.
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 3에 따라서 설명한다. 본 실시예는 리셋트 회로에 특징이 있기 때문에, 설명의 편의 상 도 6에서 도시한 종래의 PLL 주파수 신시사이저(10)와 마찬가지인 구성에 대하여 동일한 부호를 붙여서 그 설명을 일부 생략한다.
도 1은 PLL 주파수 신시사이저의 블럭 회로도, 도 2는 PLL 주파수 신시사이저에 설치한 리셋트 회로의 회로도이다.
도 1에서 리셋트 회로(21)는 상기 기준 카운터(13)로부터의 기준 신호 fr을 지연 클럭 CLK로서 입력함과 함께, 상기 주파수 설정 신호 DIV를 입력한다. 또한, 리셋트 회로(21)는 상기 파워세이브 신호 PS를 입력한다.
도 2에서 리셋트 회로(21)는 지연 회로(22), 제어 회로(23) 및 판정 회로(24)를 구비하고 있다.
지연 회로(22)는 셋트·리셋트 입력 단자 SET, RST를 구비하는 3개의 D형 플립플롭(SR-DFF ; 22a∼22c)을 구비하고 있다. 각 SR-DFF(22a∼22c)의 클럭 입력 단자 C에는 지연 클럭 CLK(기준 신호 fr)가 입력된다. 초단의 SR-DFF(22a)의 데이터 입력 단자 D는 주파수 설정 신호 DIV를 입력하고, 동DFF(22a)의 출력 단자 Q는 중단의 SR-DFF(22b)의 데이터 입력 단자 D에 접속되어 있다. 중단의 SR-DFF(22b)의 출력 단자 Q는 최종단의 SR-DFF(22c)의 데이터 입력 단자 D에 접속되어 있다.
즉, SR-DFF(22a∼22c)로 이루어지는 지연 회로(22)는 시프트 레지스터로서 주파수 설정 신호 DIV의 레벨이 전환하면, 그 전환될 때부터 지연 클럭 CLK가 3개가 되기까지 전환하기 전의 레벨의 주파수 설정 신호 DIV(출력 신호 SGC)를 출력한다. 다시 말해서, 지연 회로(22)는 주파수 설정 신호 DIV를 미리 정한 시간(클럭 CLK가 3개 입력되기까지) 지연시켜서 출력 신호 SGC로서 출력한다.
제어 회로(23)는 제1 OR 회로(23a), 제2 OR 회로(23b) 및 인버터 회로(23c)를 구비하고 있다. 제1 OR 회로(23a)는 인버터 회로(23c)를 통하여 상기 주파수 설정 신호 DIV를 입력함과 함께, 파워세이브 신호 PS를 입력한다. 그리고, 제어 신호를 구성하는 제1 OR 회로(23a)의 출력 신호는 셋트 신호 S로서 각 SR-DFF(22a∼22c)의 셋트 입력 단자 SET에 입력된다.
따라서, 각 SR-DFF(22a∼22c)는 셋트 신호 S에 응답하여 셋트되어 각 출력 신호 SGA∼SGC는 H 레벨이 된다.
제2 OR 회로(23b)는 상기 주파수 설정 신호 DIV를 입력함과 함께, 파워세이브 신호 PS를 입력한다. 그리고, 제어 신호를 구성하는 제2 OR 회로(23b)의 출력 신호는 리셋트 신호 R로서 각 SR-DFF(22a∼22c)의 리셋트 입력 단자 RST에 입력된다. 따라서, 각 SR-DFF(22a∼22c)는 리셋트 신호 R에 응답하여 리셋트되어 각 출력 신호 SGA∼SGC는 L 레벨이 된다.
판정 회로(24)는 배타적 NOR 회로(24a)로 이루어지며 그 배타적 NOR 회로(24a)는 지연 회로(22)의 출력 신호 SGC와, 주파수 설정 신호 DIV를 입력한다. 배타적 NOR 회로(24a)는 출력 신호 SGC의 레벨과 주파수 설정 신호 DIV의 레벨이 일치했을 때 H 레벨, 일치하지 않을 때 리셋트 신호로서의 L 레벨의 출력 신호 OUT을 출력한다. 따라서, 배타적 NOR 회로(24a)는 주파수 설정 신호 DIV의 레벨이 전환하면, 그 전환된 때부터 지연 클럭 CLK가 3개 출력되기까지의 시간(이하, 리셋트 정지 시간이라 한다), 출력 신호 OUT는 L 레벨이 된다.
이 출력 신호 OUT은 위상 비교기(17)에 출력된다. 그리고, 위상 비교기(17)는 출력 신호 OUT이 H 레벨일 때 동작이 가능한 상태로 제어되며 출력 신호 OUT이 L 레벨일 때 동작이 정지되는 바와 같이 제어된다.
다음에, 상기한 바와 같이 구성한 PLL 주파수 신시사이저의 작용을 설명한다.
(1) 파워세이브가 해제되어 있는 상태
파워세이브가 해제되어 있는 상태에서는 파워세이브 신호 PS는 H 레벨이며 셋트 신호 S 및 리셋트 신호 R은 모두 H 레벨로 되어 있다.
지금, 주파수 설정 신호 DIV의 레벨이 전환하면, 배타적 NOR 회로(24a)는 리셋트 정지 시간 동안, L 레벨의 출력 신호 OUT을 위상 비교기(17)에 출력한다. 따라서, 주파수 설정 신호 DIV의 레벨이 전환할 때부터 리셋트 정지 시간이 경과하기까지 위상 비교기(17)는 정지하여 동작하지 않는다.
그 결과, PLL 주파수 신시사이저는 주파수 설정 신호 DIV의 레벨이 전환하면 VCO(20)가 안정적으로 동작할 때까지 동작을 정지한다.
(2) 파워세이브 해제 상태로부터 파워세이브 상태
다음에, 파워세이브가 해제되어 있는 상태로부터 파워세이브가 되면 즉 파워세이브 신호 PS는 H 레벨로부터 L 레벨이 된다.
그리고, 파워세이브 신호 PS가 H 레벨로부터 L 레벨에 하강하면, 기준 신호 입력 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15) 및 위상 비교기(21)는 그 동작을 정지한다. 따라서, PLL 주파수 신시사이저는 동작을 정지한다.
이 때, 기준 신호 입력 버퍼(12)가 정지하기 때문에, 기준(13)을 통하여 출력되는 지연 클럭 CLK(기준 신호 fr)가 소실하므로, 지연 회로(22)의 각 SR-DFF(22a∼22c)는 지연 클럭 CLK(기준 신호 fr)가 발생하기 때까지 동작을 정지한다. 그 결과, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 그 때의 상태가 유지된다.
또한, 파워세이브 신호 PS가 H 레벨에서부터 L 레벨로 하강하면, 제어 회로(23)로부터 출력되는 셋트 신호 S 및 리셋트 신호 R 중 어느 한쪽이 H 레벨에 서부터 L 레벨이 된다. 즉, 그 때의 주파수 설정 신호 DIV의 레벨에 의해서 셋트 신호 S 및 리셋트 신호 R 중 어느 한쪽이 H 레벨에서부터 L 레벨이 된다. 상술하면, 주파수 설정 신호 DIV가 H 레벨일 때 셋트 신호 S가 H 레벨에서부터 L 레벨로 하강한다. 반대로 주파수 설정 신호 DIV가 L 레벨일 때 리셋트 신호 R이 H 레벨에서부터 L 레벨이 된다.
또한 상술하면, 지연 회로(22)가 H 레벨의 출력 신호 SGC를 출력하고 있을 때에는 셋트 신호 S가 H 레벨로부터 L 레벨이 되며 지연 회로(22)가 L 레벨의 출력 신호 SGC를 출력하고 있을 때에는 리셋트 신호 R이 H 레벨로부터 L 레벨이 된다.
(3) 파워세이브 해제에서 제1 상태
다음에 파워세이브 중에 한번도 주파수 설정 신호 DIV가 전환하지 않고 파워세이브가 해제되는 경우에 대하여 설명한다.
파워세이브 신호 PS가 H 레벨로 상승하면 기준 신호 입력 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15) 및 위상 비교기(21)는 그 동작을 개시한다.
한편, 제어 회로(23)는 파워세이브 신호 PS가 H 레벨로 상승하면 주파수 설정 신호 DIV의 레벨의 상태로, 셋트 신호 S 또는 리셋트 신호 R 중 어느 한쪽에 L 레벨로부터 H 레벨이 된다. 상술하면 주파수 설정 신호 DIV가 H 레벨일 때(출력 신호 SGC도 H 레벨로 되어 있다), 셋트 신호 S가 L 레벨에서부터 H 레벨이 된다. 또한, 주파수 설정 신호 DIV가 L 레벨일 때(출력 신호 SGC도 L 레벨로 되어 있다), 리셋트 신호 R이 L 레벨에서부터 H 레벨이 된다.
그리고, 지금, 주파수 설정 신호 DIV가 H 레벨의 상태에서 셋트 신호 S가 L 레벨일 때, 지연 회로(22)의 각 SR-DFF(22a∼22c)는 셋트되며 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된다. 따라서, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(17)는 즉시 동작을 개시한다.
반대로, 주파수 설정 신호 DIV가 L 레벨의 상태에서 리셋트 신호 R이 L 레벨일 때, 지연 회로(22)의 각 SR-DFF(22a∼22c)는 리셋트되어 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 L 레벨이 된다. 따라서, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(17)는 즉시 동작을 개시한다.
(4) 파워세이브 해제에서 제2 상태
다음에, 파워세이브 중에 1회 이상 주파수 설정 신호 DIV가 전환하여 파워세이브가 해제되는 경우에 대하여 설명한다.
(제2 상태에서 제1 경우)
여기서 우선, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨로 상승하기 전에, 주파수 설정 신호 DIV가 H 레벨에서부터 L 레벨이 되는 경우에 대하여 설명한다. 이 경우, 앞의 파워세이브 신호 PS가 L 레벨이 되는데 기초하여 셋트 신호 S가 L 레벨이 되며 리셋트 신호 R이 H 레벨로 유지되고 있다.
그리고, 주파수 설정 신호 DIV가 H 레벨에서부터 L 레벨로 하강하면 제어 회로(23)는 셋트 신호 S는 H 레벨이 되며 리셋트 신호 R은 L 레벨이 된다.
리셋트 신호 R이 L 레벨일 때에 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 이 L 레벨의 출력 신호 OUT은 위상 비교기(17)에 출력되지만, 위상 비교기(17)는 L 레벨의 파워세이브 신호 PS를 이미 입력하고 있기 때문에 동작이 정지되고 있다.
이윽고, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨에 상승하면, 기준 신호 입력 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15) 및 위상 비교기(17)는 그 동작을 개시한다.
한편, 제어 회로(23)는 주파수 설정 신호 DIV의 L 레벨의 상태에서 파워세이브 신호 PS가 H 레벨로 상승하기 때문에, 리셋트 신호 R이 L 레벨에서부터 H 레벨이 된다. 리셋트 신호 R이 L 레벨일 때, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 L 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT는 H 레벨이 된다.
그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
또한, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨로 상승하기 전에, 다시 주파수 설정 신호 DIV의 L 레벨로부터 H 레벨로 될 때 셋트 신호 S는 L 레벨로 하강하고, 리셋트 신호 R은 H 레벨에 상승한다. 셋트 신호 S의 H 레벨에 응답하여 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다.
제어 회로(23)는 주파수 설정 신호 DIV의 H 레벨의 상태에서 파워세이브 신호 PS가 H 레벨로 상승하면, 셋트 신호 S가 L 레벨에서부터 H 레벨이 된다. 셋트 신호 S가 L 레벨일 때, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된 다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(21)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
(제2 상태에서 제2 경우)
다음에, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨로 상승하기 전에 주파수 설정 신호 DIV가 L 레벨로부터 H 레벨로 상승하는 경우에 대하여 설명한다.
이 경우, 앞의 파워세이브 신호 PS가 L 레벨로 하강함에 기초하여 리셋트 신호 R이 L 레벨이 되며 셋트 신호 S가 H 레벨로 유지되고 있다.
그리고, 주파수 설정 신호 DIV가 L 레벨에서부터 H 레벨로 상승하면 제어 회로(23)는 리셋트 신호 R을 H 레벨로 하고 셋트 신호 S를 L 레벨로 한다.
셋트 신호 S가 L 레벨일 때, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 이 H 레벨의 출력 신호 OUT은 위상 비교기(17)에 출력되지만 위상 비교기(17)는 L 레벨의 파워세이브 신호 PS를 이미 입력하고 있기 때문에 동작이 정지되고 있다.
곧, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨로 상승하면, 기준 신호 입력 버퍼(12), 초기 위상 검출기(14), 비교 신호 분주기(15) 및 위상 비교기(17)는 그 동작을 개시한다.
한편, 제어 회로(23)는 주파수 설정 신호 DIV의 H 레벨의 상태에서 파워세이브 신호 PS가 H 레벨로 상승하기 때문에, 셋트 신호 S는 L 레벨로부터 H 레벨이 된다. 셋트 신호 S가 L 레벨일 때, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 H 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다.
그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
또한, 파워세이브 신호 PS가 L 레벨에서부터 H 레벨에 상승하기 전에 다시 주파수 설정 신호 DIV의 H 레벨에서부터 L 레벨로 하강했을 때에는 리셋트 신호 R은 L 레벨이 되며, 셋트 신호 S는 H 레벨이 된다. 리셋트 신호 R의 L 레벨에 응답하여 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 L 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다.
제어 회로(23)는 주파수 설정 신호 DIV의 L 레벨 상태에서 파워세이브 신호 PS가 H 레벨로 상승하면, 리셋트 신호 R을 L 레벨에서부터 H 레벨이 된다. 리셋트 신호 R이 L 레벨일 때에, 각 SR-DFF(22a∼22c)의 출력 신호 SGA∼SGC는 L 레벨이 된다. 그리고, 배타적 NOR 회로(24a)의 출력 신호 OUT는 H 레벨이 된다. 그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
다음에 상기한 바와 같이 구성한 PLL 주파수 신시사이저의 특징을 이하에 기재한다.
(1) 본 실시예에서는 파워세이브 신호 PS가 L 레벨에서부터 H 레벨이 되어 파워세이브가 해제되었을 때, 지연 회로(22)는 제어 회로(23)로부터의 셋트 신호 S 또는 리셋트 신호 R에 기초하고 그 때의 주파수 설정 신호 DIV의 레벨과 동일 레벨의 출력 신호 SGC에 셋트 또는 리셋트된다. 따라서, 배타적 NOR 회로(24a)는 동일 레벨의 주파수 설정 신호 DIV와 출력 신호 SGC가 입력되기 때문에 배타적 NOR 회로(24a)는 L 레벨의 출력 신호 OUT를 위상 비교기(17)에 출력하지 않는다.
그 결과, 파워세이브가 해제되었을 때에는 위상 비교기(17)는 리셋트 회로(21)로써 미리 정한 시간 정지하지 않고 즉시 기준 신호 fr과 비교 신호 fp의 비교 동작을 개시한다. 즉, PLL 주파수 신시사이저는 파워세이브 중에 주파수 설정 신호가 전환하거나 전환하지 않아도 파워세이브 해제 후의 록업 타임이 리셋트 회로(21)에 의해서 지연되지 않는다.
(2) 본 실시예의 리셋트 회로(21)에 설치한 제어 회로(23)는 2개의 NOR 회로(23a, 23b)와 1개의 인버터 회로(23c)로 구성하였다. 따라서, 리셋트 회로(21)의 회로 규모가 필요 이상으로 크지 않으며 PLL 주파수 신시사이저의 회로 규모의 증대를 억제할 수 있다.
(제2 실시예)
다음에, 제2 실시예를 도 4에 따라서 설명한다. 본 실시예는 리셋트 회로의 지연 회로와 제어 회로에 특징이 있다. 그 때문에, 그 특징 부분에 대하여 상세하게 설명하고, 제1 실시예와 동일한 부분에 대해서는 부호를 동일하게 하여 그 설명을 생략한다.
도 4에서 리셋트 회로(31)의 지연 회로(32)는 셋트 입력 단자 SET를 구비하는 3개의 D형 플립플롭(S-DFF : 32a∼32c)을 구비하고 있다. S-DFF(32a∼32c)의 셋트 입력 단자 SET는 인버터(32d)를 통하여 상기 파워세이브 신호 PS를 입력한다. 그리고, 파워세이브 신호 PS가 H 레벨에서부터 L 레벨로 하강했을 때, S-DFF(32a∼32c)는 셋트되어 출력 단자 Q로부터 출력되는 출력 신호 SGA, SGB, SGC는 H 레벨이 된다.
각 S-DFF(32a∼32c)의 클럭 입력 단자 C에는 지연 클럭 CLK(기준 신호 fr)가 입력된다. 지연 클럭 CLK(기준 신호 fr)에 응답하여, 각 S-DFF32a ∼ 32c는 그 때의 데이터 입력 단자 D에 입력되는 신호의 레벨을 유지함과 함께 상기 유지한 신호의 레벨을 출력 단자 Q로부터 출력 신호 SGA, SGB, SGC로서 출력한다.
제어 회로(33)는 2개의 OR 회로(33a, 33b)와 2개의 AND 회로(33c, 33d)를 구비하고 있다. 2개의 OR 회로(33a, 33b)는 모두 2 입력 단자의 NOR 회로이며 상기 주파수 설정 신호 DIV와 파워세이브 신호 PS를 입력한다.
AND 회로(33c)는 2 입력 단자의 AND 회로이며, 상기 OR 회로(33a)의 출력 신호 SX1과 상기 초단의 S-DFF(32a)의 출력 신호 SGA를 입력한다. AND 회로(33c)의 출력 단자는 중단의 S-DFF(32b)의 데이터 입력 단자 D에 접속되어 있다. 따라서, OR 회로(33a)의 출력 신호 SX1이 H 레벨일 때, AND 회로(33c)는 초단의 S-DFF(32a)의 출력 신호 SGA를 중단의 S-DFF(32b)에 출력한다.
AND 회로(33d)는 2 입력 단자의 AND 회로이며, 상기 OR 회로(33b)의 출력 신호 SX2와 상기 중단의 S-DFF(32b)의 출력 신호 SGB를 입력한다. AND 회로(33d)의 출력 단자는 최종단의 S-DFF(32c)의 데이터 입력 단자 D에 접속되어 있다. 따라서, OR 회로(33b)의 출력 신호 SX2가 H 레벨일 때, AND 회로(33d)는 중단의 S-DFF(32b)의 출력 신호 SGB를 최종단의 S-DFF(32c)에 출력한다.
다음에, 상기한 바와 같이 구성한 리셋트 회로(31)의 작용을 설명한다.
(1) 파워세이브가 해제되어 있는 상태
파워세이브가 해제되어 있는 상태에서는 파워세이브 신호 PS는 H 레벨이다. 따라서, 제어 회로(33)에 설치한 AND 회로(33c, 33d)는 각각 다음단의 S-DFF(32b, 32c)에 출력 신호 SGB, SBC를 출력하는 상태가 된다.
그 결과, 제1 실시예와 마찬가지로, 주파수 설정 신호 DIV의 레벨 전환할 때마다, 지연 회로(32)는 그 전환할 때부터 지연 클럭 CLK가 3개될 때까지 전환하기 전의 레벨의 주파수 설정 신호 DIV(출력 신호 SGC)를 출력한다.
따라서, 이 출력 신호 SGC에 기초하여 배타적 NOR 회로(24a)는 L 레벨의 출력 신호 OUT를 위상 비교기(17)에 출력하게 된다.
(2) 파워세이브 해제 상태로부터 파워세이브 상태
다음에, 파워세이브가 해제되어 있는 상태로부터 파워세이브가 되면, 즉 파워세이브 신호 PS는 H 레벨로부터 L 레벨이 된다. 따라서, 파워세이브 신호 PS가 하강함에 응답하여 S-DFF(32a∼32c)는 셋트되며 출력 신호 SGA, SGB, SGC는 H 레벨이 된다.
또한, 파워세이브 신호 PS가 L 레벨이 되면 OR 회로(33a, 33b)의 출력 신호 SX1, SX2는 주파수 설정 신호 DIV가 L 레벨일 때 L 레벨이 된다. 반대로, 주파수 설정 신호 DIV가 H 레벨일 때는 출력 신호 SX1, SX2는 H 레벨이 된다.
(a) 주파수 설정 신호 DIV가 L 레벨일 때
지금, 주파수 설정 신호 DIV가 L 레벨일 때, 초단의 S-DFF(32a)의 데이터 입력 단자 D는 L 레벨의 주파수 설정 신호 DIV가 중단의 S-DFF(32b)의 데이터 입력 단자 D는 L 레벨의 출력 신호 SX1이 최종단의 S-DFF(32c)의 데이터 입력 단자 D는 L 레벨의 출력 신호 SX2가 입력된다.
이 상태로부터 파워세이브 신호 PS가 H 레벨이 되면(파워세이브가 해제되면), 최초의 클럭 신호 CLK에 응답하여, 각 S-DFF(32a∼32c)의 출력 신호 SGA, SGB, SGC는 L 레벨이 된다. 따라서, 출력 신호 SGC와 주파수 설정 신호 DIV가 모두 L 레벨이 되며, 배타적 NOR 회로(24a)의 출력 신호 OUT는 H 레벨이 된다. 그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
또한, 파워세이브 신호 PS가 H 레벨이 되기 전에 주파수 설정 신호 DIV가 L 레벨로부터 H 레벨에 전환할 때, 초단의 S-DFF(32a)의 데이터 입력 단자 D는 H 레벨의 주파수 설정 신호 DIV가 중단의 S-DFF(32b)의 데이터 입력 단자 D는 H 레벨의 출력 신호 SGA가 최종단의 S-DFF(32c)의 데이터 입력 단자 D는 H 레벨의 출력 신호 SGB가 입력된다.
이 상태에서부터 파워세이브 신호 PS가 H 레벨이 되면, 최초의 클럭 신호 CLK에 응답하여 각 S-DFF(32a∼32c)의 출력 신호 SGA, SGB, SGC는 H 레벨이 된다. 따라서, 출력 신호 SGC와 주파수 설정 신호 DIV가 모두 H 레벨이 되며 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
(b) 주파수 설정 신호 DIV가 H 레벨일 때
지금, 주파수 설정 신호 DIV가 H 레벨일 때, 초단의 S-DFF(32a)의 데이터 입 력 단자 D는 H 레벨의 주파수 설정 신호 DIV가 중단의 S-DFF(32b)의 데이터 입력 단자 D는 H 레벨의 출력 신호 SX1이 최종단의 S-DFF(32c)의 데이터 입력 단자 D는 H 레벨의 출력 신호 SX2가 입력된다.
이 상태에서부터 파워세이브 신호 PS가 H 레벨이 되면, 최초의 클럭 신호 CLK에 응답하여, 각 S-DFF(32a∼32c)의 출력 신호 SGA, SGB, SGC는 H 레벨이 된다. 따라서, 출력 신호 SGC와 주파수 설정 신호 DIV가 모두 H 레벨이 되며 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
또한, 파워세이브 신호 PS가 H 레벨이 되기 전에 주파수 설정 신호 DIV가 H 레벨에서부터 L 레벨로 전환할 때, 초단의 S-DFF(32a)의 데이터 입력 단자 D는 L 레벨의 주파수 설정 신호 DIV가 중단의 S-DFF(32b)의 데이터 입력 단자 D는 L 레벨의 출력 신호 SX1이 최종단의 S-DFF(32c)의 데이터 입력 단자 D는 L 레벨의 출력 신호 SX2가 입력된다.
이 상태로부터 파워세이브 신호 PS가 H 레벨이 되면 최초의 클럭 신호 CLK에 응답하여, 각 S-DFF(32a∼32c)의 출력 신호 SGA, SGB, SGC는 L 레벨이 된다. 따라서, 출력 신호 SGC와 주파수 설정 신호 DIV가 모두 H 레벨이 되며, 배타적 NOR 회로(24a)의 출력 신호 OUT은 H 레벨이 된다. 그 결과, 위상 비교기(17)는 H 레벨의 파워세이브 신호 PS와 H 레벨의 출력 신호 OUT에 의해서 즉시 동작을 개시한다.
이와 같이 본 실시예에서도 파워세이브 신호 PS가 L 레벨에서부터 H 레벨이 되어 파워세이브가 해제되었을 때, 지연 회로(22)의 출력 신호 SGC는 제어 회로(23)로부터의 출력 신호 SX1, SX2에 기초하여, 그 때의 주파수 설정 신호 DIV의 레벨과 동일 레벨로 제어된다. 따라서, 파워세이브가 해제되었을 때에는, 위상 비교기(17)는 리셋트 회로(31)에서 미리 정한 시간 정지하지 않고 즉시 기준 신호 fr과 비교 신호 fp의 비교 동작을 개시한다. 즉, PLL 주파수 신시사이저는 파워세이브 중에 주파수 설정 신호가 전환하거나 전환하지 않아도 파워세이브 해제 후의 록업 타임이 리셋트 회로(21)에 의해서 지연되지 않는다.
(제3 실시예)
다음에, 제3 실시예를 도 5에 따라서 설명한다. 본 실시예는 제2 실시예와 마찬가지로, 리셋트 회로에 특징이 있다. 그 때문에, 그 특징 부분에 대하여 상세하게 설명하고, 제1 실시예와 동일한 부분에 대해서는 부호를 동일하게 하여 그 설명을 생략한다.
도 5에 있어서, 리셋트 회로(41)는 지연 회로(22), 제어 회로(23), 판정 회로(24) 외에 시간 조정 회로(42)를 구비하고 있다. 시간 조정 회로(42)는 선택 신호 SEL에 기초하여 지연 회로(22)의 중단의 SR-DFF(22b)의 출력 신호 SGB를 판정 회로(24)에 출력하거나 최종 단의 SR-DFF(22c)의 출력 신호 SGC를 판정 회로(24)에 출력하거나 제어하는 회로이다. 또한, 선택 신호 SEL은 PLL 주파수 신시사이저(10)가 생성하는 출력 신호 fvco의 주파수를 변경시킬 때, 그 변경한 주파수의 출력 신호 fvco를 생성하기 위하여 준비된 복수(본 실시예에서는 2개)의 VCO 내의 최적인 VCO를 선택하여 동작시키기 위한 신호로 외부 장치로부터 출력된다. 그리고, 본 실시예에서는 선택 신호 SEL이 H 레벨일 때는 정지 상태에서부터 안정된 동작 상태 가 되기까지의 시간이 긴 VCO가 선택되며, 선택 신호 SEL이 L 레벨일 때는 정지 상태에서부터 안정된 동작 상태가 되기까지의 시간이 짧은 VCO가 선택되도록 되어 있다.
시간 조정 회로(42)는 2개의 AND 회로(42a, 42b), 1개의 OR 회로(42c) 및 1개의 인버터 회로(42d)를 구비하고 있다.
AND 회로(42a)는 2 입력 단자의 AND 회로로, 선택 신호 SEL과 상기 지연 회로(22)의 중단 SR-DFF(22b)의 출력 신호 SGB를 입력한다. AND 회로(42a)의 출력 단자는 최종단의 SR-DFF(22c)의 데이터 입력 단자 D에 접속되어 있다. 따라서, 선택 신호 SEL이 H 레벨일 때, AND 회로(42a)는 중단의 SR-DFF(22b)의 출력 신호 SGB를 최종단의 S-DFF(32c)에 출력한다. 반대로, 선택 신호 SEL이 L 레벨일 때 AND 회로(42a)는 중단의 SR-DFF(22b)의 출력 신호 SGB에 상관없이 L 레벨의 신호(선택 신호 SEL)를 최종단의 S-DFF(32c)에 출력한다.
AND 회로(42b)는 2입력 단자의 AND 회로이며, 인버터 회로(42d)를 통하여 선택 신호 SEL을 입력함과 함께, 상기 중단 SR-DFF(22b)의 출력 신호 SGB를 입력한다. AND 회로(42b)의 출력 단자는 다음단의 OR 회로(42c)의 입력 단자에 접속되어 있다. 따라서, 선택 신호 SEL이 L 레벨일 때, AND 회로(42b)는 중단의 SR-DFF(22b)의 출력 신호 SGB를 OR 회로(42c)에 출력한다. 반대로, 선택 신호 SEL이 L 레벨일 때 AND 회로(42b)는 중단의 SR-DFF(22b)의 출력 신호 SGB에 상관없이 L 레벨의 신호를 OR 회로(42c)에 출력한다.
OR 회로(42c)는 2 입력 단자의 OR 회로로, 입력 단자가 상기 AND 회로(42b) 의 출력 단자에 접속되어 있음과 함께, 최종단의 S-DFF(32c)의 출력 단자 Q에 접속되어 있다. 따라서, OR 회로(42c)는 선택 신호 SEL이 L 레벨일 때, 중단의 SR-DFF(22b)의 출력 신호 SGB를 출력 신호 SGX로서 선택 신호 SEL이 H 레벨일 때 최종단의 SR-DFF(22c)의 출력 신호 SGC를 출력 신호 SGX로서 출력한다.
판정 회로(24)의 배타적 NOR 회로(24a)는 상기 OR 회로(42c)의 출력 신호 SGX와 상기 주파수 설정 신호 DIV를 입력하고, 양 신호 SGX, DIV의 레벨의 일치·불일치에 기초하는 출력 신호 OUT를 출력한다.
즉, 정지 상태로부터 안정된 동작 상태가 되기까지의 시간이 긴 VCO가 선택되어 있을 때에는, H 레벨의 선택 신호 SEL이 출력된다. 따라서, 시간 조정 회로(42)의 OR 회로(42c)는 지연 회로(22)의 최종단의 SR-DFF(22c)의 출력 신호 SGC를 출력 신호 SGX로서 배타적 NOR 회로(24a)에 출력한다. 그 결과, 파워세이브가 해제되어 있는 상태에서 주파수 설정 신호 DIV가 전환할 때 그 전환할 때부터 3개째의 클럭 신호 CLK를 입력했을 때 출력 신호 OUT은 L 레벨에서부터 H 레벨로 상승한다.
이에 대하여, 정지 상태로부터 안정된 동작 상태가 되기까지의 시간이 짧은 VCO가 선택되어 있을 때에는 L 레벨의 선택 신호 SEL이 출력된다. 따라서, OR 회로(42c)는 중단의 SR-DFF(22b)의 출력 신호 SGB를 출력 신호 SGX로서 배타적 NOR 회로(24a)에 출력한다. 그 결과, 파워세이브가 해제되어 있는 상태에서 주파수 설정 신호 DIV가 전환할 때, 그 전환할 때부터 2개째의 클럭 신호 CLK를 입력했을 때 출력 신호 OUT은 L 레벨에서부터 H 레벨로 상승한다.
즉, 리셋트 회로(41)는 안정 동작하기까지의 시간이 짧은 VCO의 경우에는 그 VCO에 맞추어서 위상 비교기(17)의 정지 시간을 짧게 하고, 안정 동작하기까지의 시간이 긴 VCO의 경우에는 그 VCO에 맞추어서 위상 비교기(17)의 정지 시간을 길게 하는 출력 신호 OUT를 출력한다.
또한, 파워세이브 신호 PS에 대한 이 리셋트 회로(41)의 동작은 제1 실시예와 마찬가지인 동작을 행하므로 그 상세한 설명은 생략한다.
이와 같이 본 실시예에서는 제1 실시예와 마찬가지로 우수한 효과를 갖고, 리셋트 회로(41)에 시간 조정 회로(42)를 설치하였므로 선택되는 VCO에 대응하여 위상 비교기(17)의 정지 시간을 제어할 수 있다. 따라서, PLL 주파수 신시사이저는 파워세이브 중에 주파수 설정 신호가 전환하거나 전환하지 않아도 파워세이브 해제 후의 록업 타임을 보다 짧게 할 수 있다.
본 발명의 실시예는 상기 실시예에 한정되지 않으며 다음과 같이 실시가능 하다.
상기 제2 실시예에 있어서, 제어 회로(33)에는 2개의 OR 회로(32a, 32b)를 설치하였다. 이것을 예를 들면 OR 회로(23b)를 생략하고, OR 회로(32a)의 출력 신호 SX1을 AND 회로(32d)에 출력하도록 하여 실시하여도 좋다. 이 경우, OR 회로(23b)가 생략한 분만큼 회로 규모를 작게 할 수 있다.
상기 각 실시예에 있어서, 리셋트 회로(21, 31, 41)의 지연 클럭 신호 CLK는 기준 신호 fr을 이용하였지만, 비교 신호 fp, 분주 신호 fpp 또는 비교 발진 신호 fin을 지연 클럭 신호 CLK로서 이용하여도 좋다.
상기 각 실시예에서 리셋트 회로(21, 31, 41)의 판정 회로(24)는 배타적 NOR 회로(24a)를 이용하였지만 배타적 OR 회로(배타적 논리합 회로)를 이용하여도 좋다. 이 경우, 배타적 OR 회로(배타적 논리합 회로)의 출력 신호 OUT이 H 레벨일 때 위상 비교기(17)를 정지시키기 위한 리셋트 신호가 된다.
상기 각 실시예에서 리셋트 회로(21, 31, 41)의 지연 회로(22, 33)는 D형 플립플롭 회로로 이루어지는 시프트 레지스터로 구성하였지만, 주파수 설정 신호 DIV를 소정 시간 지연되는 것이면, 예를 들면 용량 소자를 이용한 지연 회로나 인버터 회로를 복수 직렬로 접속한 지연 회로를 이용하여 실시하여도 좋다.
상기 각 실시예에 있어서, 리셋트 회로(21, 31, 41)의 지연 회로(22, 33)는 D형 플립플롭 회로로 구성하고 그 수를 3개로 구성하였지만, 이에 한정되지 않고 2개 또는 4개 이상으로 구성하여도 좋다.
상기 각 실시예에서는 PLL 주파수 신시사이저의 리셋트 회로에 구체화하였지만, PLL 주파수 신시사이저 이외의 전자 회로에 본 발명의 리셋트 회로를 이용하여도 좋다.
청구항 1에 기재된 발명에 따르면, 파워세이브 해제 후, 내부 회로의 동작 개시 시간의 지연을 없앨 수 있다.
청구항 2 내지 청구항 5에 기재된 발명에 따르면, 파워세이브 해제 후, PLL 동작 시간의 지연을 없애서 주파수 신시사이저의 록업 타임이 지연되지 않도록 할 수 있다.
덧붙여, 청구항 3에 기재된 발명에 따르면, VCO가 여러가지 선택되어도 그 선택에 상관없이 파워세이브 해제 후, PLL 동작 시간의 지연을 없애서 주파수 신시사이저의 록업 타임이 지연되지 않도록 할 수 있다.

Claims (8)

  1. 리셋트 회로에 있어서,
    시프트 신호가 입력되고, 그 시프트 신호를 미리 정한 시간 동안 지연시켜 출력 신호를 생성하는 지연 회로;
    상기 시프트 신호와 상기 출력 신호가 입력되고, 상기 시프트 신호의 레벨이 상기 출력 신호의 레벨과 일치하는지 여부를 판정하고, 상기 시프트 신호의 레벨이 시프트될 때 상기 미리 정한 시간 동안 불일치 신호를 생성하는 판정 회로 -상기 불일치 신호는 상기 미리 정한 시간 동안 리셋트 신호로서 내부 회로에 제공됨-; 및
    상기 내부 회로를 정지(deactivate)시키는 파워세이브 신호가 입력되는 제어 회로를 포함하며,
    상기 제어 회로는 상기 시프트 신호의 레벨이 파워세이브 기간 동안 변화될 때 상기 출력 신호의 레벨을 상기 변화된 시프트 신호의 레벨과 일치시키기 위한 제어 신호를 상기 지연 회로에 출력하는 것을 특징으로 하는 리셋트 회로.
  2. PLL 주파수 신시사이저 - 상기 신시사이저는 주파수 설정 신호의 레벨이 시프트될 때마다 기준 신호의 위상을 비교 신호의 위상과 비교하는 것을 미리 정한 시간 동안 정지하는 위상 비교기를 포함함 - 를 위한 리셋트 회로에 있어서,
    상기 주파수 설정 신호가 입력되고, 그 주파수 설정 신호를 미리 정한 시간 동안 지연시켜서 출력 신호를 생성하는 지연 회로;
    상기 주파수 설정 신호와 상기 출력 신호가 입력되고, 상기 주파수 설정 신호의 레벨이 상기 출력 신호의 레벨과 일치하는지의 여부를 판정하고, 상기 주파수 설정 신호의 레벨이 시프트될 때, 상기 미리 정한 시간 동안 리셋트 신호를 생성하는 판정 회로 - 상기 리셋트 신호는 상기 미리 정한 시간 동안 상기 위상 비교기에 출력됨 - ; 및
    파워세이브 신호가 입력되고 이에 응답하여 상기 위상 비교기를 정지시키는 제어 회로를 포함하며,
    상기 제어 회로는 상기 주파수 설정 신호가 파워세이브 기간 동안 변화될 때 상기 출력 신호의 레벨을 상기 주파수 설정 신호의 변화된 레벨과 일치시키기 위한 제어 신호를 상기 지연 회로에 출력하는 것을 특징으로 하는 리셋트 회로.
  3. 제2항에 있어서,
    상기 지연 회로는 각각이 셋트 단자 및 리셋트 단자를 구비하는 복수의 직렬접속 D형 플립플롭을 포함하는 시프트 레지스터이고, 상기 제어 회로는 상기 주파수 설정 신호가 상기 파워세이브 기간 동안 변화될 때 현재 주파수 설정 신호의 레벨에 기초하여 각각의 D형 플립플롭을 셋트시키거나 리셋트시키는 셋트/리셋트 신호 생성 회로인 것을 특징으로 하는 리셋트 회로.
  4. 제2항에 있어서,
    상기 지연 회로는 각각이 셋트 단자를 구비하는 복수의 직렬접속 D형 플립플롭을 포함하는 시프트 레지스터이고, 상기 제어 회로는 상기 파워세이브 신호가 입력될 때 각각의 상기 D형 플립플롭을 셋팅하고, 상기 주파수 설정 신호가 상기 파워세이브 기간 동안 해제될 때 상기 D형 플립플롭 중 첫번째를 제외한 상기 D형 플립플롭 각각의 데이터 입력 단자에 현재 주파수 설정 신호의 레벨과 일치하는 레벨을 갖는 신호를 출력하는 신호 생성 회로인 것을 특징으로 하는 리셋트 회로.
  5. PLL 주파수 신시사이저 - 상기 신시사이저는 주파수 설정 신호의 레벨이 시프트될 때마다 기준 신호의 위상을 비교 신호의 위상과 비교하는 것을 미리 정한 시간 동안 정지하는 위상 비교기를 포함함 - 를 위한 리셋트 회로에 있어서,
    상기 주파수 설정 신호가 입력되고, 그 주파수 설정 신호에 기초하여 각각이 상이한 지연 시간을 갖는 복수의 출력 신호를 생성하는 지연 회로;
    상기 복수의 출력 신호 중 하나를 선택하여 출력하는 시간 조정 회로;
    상기 주파수 설정 신호와 상기 시간 조정 회로에 의해 선택된 상기 출력 신호가 입력되고, 상기 주파수 설정 신호의 레벨이 상기 선택된 출력 신호의 레벨과 일치하는지의 여부를 판정하고, 상기 주파수 설정 신호의 레벨이 시프트될 때 상기 미리 정한 시간 동안 리셋트 신호를 생성하는 판정 회로 - 상기 리셋트 신호는 상기 미리 정한 시간 동안 상기 위상 비교기에 출력됨 - ; 및
    상기 위상 비교기를 정지시키는 파워세이브 신호가 입력되는 제어 회로를 포함하며,
    상기 제어 회로는 시프트 신호의 레벨이 파워세이브 기간 동안 변화될 때 상기 선택된 출력 신호의 레벨을 상기 주파수 설정 신호의 변화된 레벨과 일치시키기 위한 제어 신호를 상기 지연 회로에 출력하는 것을 특징으로 하는 리셋트 회로.
  6. 제5항에 있어서,
    상기 지연 회로는 각각이 셋트 단자 및 리셋트 단자를 구비하는 복수의 직렬접속 D형 플립플롭을 포함하는 시프트 레지스터이고, 상기 제어 회로는 상기 시프트 신호의 레벨이 상기 파워세이브 기간 동안 변화될 때 상기 주파수 설정 신호의 레벨에 기초하여 각각의 상기 D형 플립플롭을 셋트시키거나 리셋트시키는 셋트/리셋트 신호 생성 회로인 것을 특징으로 하는 리셋트 회로.
  7. 제5항에 있어서,
    상기 지연 회로는 각각이 셋트 단자를 구비하는 복수의 직렬접속 D형 플립플롭을 포함하는 시프트 레지스터이고, 상기 제어 회로는 상기 파워세이브 신호가 입력될 때 각각의 상기 D형 플립플롭을 설정하고, 상기 시프트 신호의 레벨이 상기 파워세이브 기간 동안 변화될 때 상기 D형 플립플롭 중 첫번째를 제외한 상기 D형 플립플롭 각각의 데이터 입력 단자에 상기 주파수 설정 신호의 레벨과 일치하는 레벨을 갖는 신호를 제공하는 신호 생성 회로인 것을 특징으로 하는 리셋트 회로.
  8. 리셋트 회로에 있어서,
    시프트 신호가 입력되고, 그 시프트 신호를 미리 정한 시간 동안 지연시켜서 출력 신호를 생성하는 지연 회로;
    상기 시프트 신호 및 상기 출력 신호가 입력되고, 상기 시프트 신호와 상기 출력 신호 사이의 레벨차가 있을 때 그 시간 동안 내부 회로의 리셋트 신호를 생성하는 판정 회로; 및
    상기 내부 회로를 정지시키는 파워세이브 신호가 입력되고, 상기 지연 회로로 하여금, 상기 시프트 신호를 지연시키고 상기 시프트 신호의 레벨이 파워세이브 기간 동안 변화될 때 상기 시프트 신호와 상기 출력 신호 사이의 레벨차를 만드는 것을 방지하도록 하는 제어 회로를 포함하는 것을 특징으로 하는 리셋트 회로.
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