JP4216282B2 - 半導体集積回路装置 - Google Patents
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Description
水晶振動子は、半導体集積回路装置に設けられた2つのクロック端子(EXTAL端子、XTAL端子)に外部接続される。また、水晶発振器は、半導体集積回路装置に設けられた一方のクロック端子(EXTAL端子)に外部接続される。
これらクロック発振器によって供給される外部クロックは、半導体集積回路装置に設けられたクロック発生器によってシステムクロックが生成され、各々の内部論理回路に供給される。
ところが、上記のような半導体集積回路装置における外部クロックの供給技術では、次のような問題点があることが本発明者により見い出された。
たとえば、はんだ接続の不良などによってクロック発振器の接続端子がはずれたり、該接続端子が他の信号端子との接触などが生じた場合、該クロック発振器の発振が停止してしまい、半導体集積回路装置の誤動作などを招いてしまう恐れがある。
本発明の目的は、外部接続されたクロック発振器に停止などの異常が発生しても誤動作などを確実に防止することのできる半導体集積回路装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明の半導体集積回路装置は、発振信号端子に外部接続された外部発振器が発生する発振信号の信号状態を検出し、該外部発振器の発振信号が正常の際には、外部発振器の発振信号に基づいてクロック信号を生成し、外部発振器の発振信号が異常の際には、内部発振信号に基づいてシステムクロック信号を生成するクロック発生部を備えたものである。
また、本願のその他の発明の概要を簡単に示す。
本発明の半導体集積回路装置は、発振信号端子に外部接続された外部発振器を発振させる発振器と、該発振器を介して入力される外部発振器の発振信号の状態を検出し、その検出結果から、外部発振器が発生した発振信号を出力するか否かを判断して出力する発振修繕検出回路と、該発振修繕検出回路から出力された発振信号を逓倍して出力する位相同期ループ回路と、該位相同期ループ回路から出力された信号に基づいて、システムクロック信号を生成するクロック発生回路とよりなるクロック発生部を備え、該位相同期ループ回路は、発振修繕検出回路から外部発振器の発振信号が出力されない場合に、位相同期ループ回路に備えられたリングオシレータが生成する発振信号を出力するものである。
本実施の形態において、半導体集積回路装置1は、たとえば、自動車や家庭用電化製品などに用いられるシングルチップマイクロコンピュータである。半導体集積回路装置1は、図1に示すように、CPU(中央処理装置:Central Processing Unit)2、RAM(Random Access Memory)3、ROM(Read Only Memory)4、割り込みコントローラ5、BSC(Bus State Controller)6、タイマ7、SCI(Serial Communication Interface)8、フラグ設定レジスタ(設定レジスタ)9、およびクロック発生器(クロック発生部)10などのモジュールから構成されている。電源端子Vcc,GNDを有し、電源端子Vccにはたとえば5Vの電源が供給される。
また、CPU2、RAM3、ROM4、割り込みコントローラ5、BSC6、タイマ7、SCI8、ならびにフラグ設定レジスタ9は、データバスDB、およびアドレスバスABを介して相互に接続されている。図示はしないが、CPU2からの制御信号を伝達するための制御信号線が相互に接続されている。
CPU2は、ROM4に格納された制御プログラムに基づいて所定の処理を行う。RAM3は、随時読み出し/書き込みが可能な揮発性メモリであり、入出力データや演算データなどのCPU2などで利用されるデータを一時的に格納する。
ROM4は、不揮発性メモリであり、制御プログラムなどが格納されている。割り込みコントローラ5は、CPU2や、その他の周辺回路(BSC6、タイマ7、SCI8など)からの割り込み処理の制御を行う。
BSC6は、上記したアドレスバスABやデータバスDBなどにおける信号の転送を制御するとともに、各々のバスの状態を制御する。タイマ7は、たとえば、8ビットのカウンタをベースとしたタイマである。SCI8は、外部から入出力されるシリアルデータの通信制御を行う。フラグ設定レジスタ9は、クロック発生器10からの発振状態検出フラグなどを格納する。
クロック発生器10は、外部接続されたクロック発振器(外部発振器)から生成されたクロック信号に基づいて、システムクロックを生成する。このクロック発生器10は、発振器(内部発振器)10a、PLL(位相同期ループ回路:Phase Locked Loop)10b、およびCPG(クロック発生回路:Clock Pulse Generator)10cから構成されている。
発振器10aは、外部接続されたクロック発振器を発振させてある周波数のクロック信号finを出力する。PLL10bは、発振器10aから出力されたクロック信号finを逓倍して出力する。このPLL10bには、インバータなどによって外部から入力されるリセット信号RESNが反転されたリセット反転信号RES、およびフラグ設定レジスタ9に設定されているクロックソース切り替えイネーブル信号SSEがそれぞれ入力されるように接続されている。
また、PLL10bからは、発振状態フラグSFがフラグ設定レジスタ9に出力される。この発振状態フラグSFは、たとえば、’0’であれば、クロック信号finが正常であることを示し、’1’であれば、クロック信号finが異常(たとえば、発振停止など)であることを示す。CPG10cは、PLL10bによって逓倍されたクロック信号から各種システムクロックを生成し、各モジュールに適したシステムクロック信号をそれぞれ供給する。
図2は、半導体集積回路装置1の発振器10aとクロック発振器との接続構成を示した説明図である。
半導体集積回路装置1に外部接続されるクロック発振器として、たとえば、水晶振動子OSC1、および水晶発振器OSC2などがある。
水晶振動子OSC1が発振器10aに接続される場合には、図2(a)に示すように、半導体集積回路装置1に設けられたEXTAL端子とXTAL端子とからなる2つのクロック端子(発振信号端子)に接続される。
また、水晶振動子と発振回路とからなる水晶発振器OSC2が発振器10aに接続される場合には、図2(b)に示すように、半導体集積回路装置1に設けられたEXTAL端子(クロック端子、発振信号端子)に接続され、他方のXTAL端子はオープン(NC:Non Connect)となる。
発振器10aは、EXTAL端子とXTAL端子との間に接続された抵抗、および否定論理和回路からなり、該発振器10aに電圧が供給されることによって、クロック端子を介して接続された水晶振動子OSC1、または水晶発振器OSC2が発振することになる。
図3は、PLL10bの構成を示すブロック図である。
PLL10bは、発振検出修繕回路11、位相比較器12、チャージポンプ13、電圧制御発振器14、分周器15,16、およびフィードバックディレイ回路17から構成されている。
発振器10aから出力されたクロック信号finは、発振検出修繕回路11に入力される。発振検出修繕回路11は、クロック信号finの正常/異常を検出し、該クロック信号finの信号状態に応じた制御を行う。
発振検出修繕回路11の出力部には、位相比較器12に一方の入力部が接続されており、該入力部には、発振検出修繕回路11から出力されたクロック信号CDRoutが入力される。
この位相比較器12の他方の入力部には、分周回路16によって分周された帰還クロックfbclk2が入力されるように接続されている。位相比較器12は、クロック信号CDRoutと分周された帰還クロックfbclk2との位相差を時間差として検出し、その時間差と同じ程度のパルスを出力する。
位相比較器12の出力部には、チャージポンプ13が接続されている。チャージポンプ13は、位相比較器12のパルスに応じた電流を生成する。チャージポンプ13の次段には、電圧制御発振器14が接続されている。
電圧制御発振器14は、チャージポンプ13によって生成された電流を電圧に変換し、その電圧に基づいて発振周波数を変化させたクロック信号(たとえば、クロック信号finの16倍)を出力する。
電圧制御発振器14には、分周器15が接続されている。分周器15は、電圧制御発振器14が生成したクロック信号を、たとえば、1/2分周して出力する。よって、分周器15から出力されたクロック信号は、たとえば、クロック信号finの8倍の周波数となる。このクロック信号は、PLL10bの生成したクロック信号foutとなってCPG10c(図1)に入力される。
PLL10bの出力部、すなわち分周器15の出力部には、フィードバックディレイ回路17の入力部が接続されている。フィードバックディレイ回路17は、たとえば、複数のインバータを直列接続した構成からなるディレイ回路である。
フィードバックディレイ回路17は、分周器15から出力されたクロック信号をある時間だけ遅延(たとえば、半導体集積回路装置1におけるシステムクロックと同じ程度の遅延)させて位相を調整して帰還クロックfbclk1として分周器16に出力する。分周器16は、分周器15から出力されたクロック信号を1/8分周して位相比較器12に出力する。
図4は、発振検出修繕回路11における回路構成の説明図である。
発振検出修繕回路11は、発振状態検出部(検出回路)18、発振状態検出ラッチ部(選択回路、検出結果ラッチ回路)19、選択信号生成部(選択回路)20、クロックソース選択部(選択回路、クロックソース選択回路)21、およびリングオシレータ部(内部発振回路)22から構成されている。
発振状態検出部18は、インバータIv1〜Iv5、フィルタF1,F2、および排他的論理和回路EOR1からなる。発振状態検出ラッチ部19は、インバータIv6〜Iv8、論理積回路AD1,AD2、および否定論理和回路NOR1,NOR2から構成されたラッチ回路である。
選択信号生成部20は、否定論理積回路ND1、およびインバータIv9から構成されている。クロックソース選択部21は、否定論理和回路NOR3、否定論理積回路ND2、排他的論理和回路EOR2、およびインバータIv10〜Iv12から構成されている。
リングオシレータ部22は、複数のインバータがリング状に接続された発振回路からなり、クロック信号CKrを生成して出力する。
発振状態検出部18において、インバータIv1の入力部には、発振器10aから出力されたクロック信号finが入力されるように接続されている。インバータIv1の出力部には、インバータIv2の入力部が接続されており、該インバータIv2の出力部には、フィルタF1,F2の入力部がそれぞれ接続されている。
フィルタF1は、クロック信号finのHi信号期間の検出を行い、該Hi信号期間が正常の場合にはLo信号を出力し、Hi信号期間が所定の期間よりも長い場合にはHi信号を出力する。
フィルタF2は、クロック信号finのLo信号期間の検出を行う。クロック信号finのLo信号期間が正常の場合にはHi信号を出力し、該Lo信号期間が所定の期間よりも長い場合にはLo信号を出力する。
フィルタF1,F2の出力部には、排他的論理和回路EOR1の入力部がそれぞれ接続されている。この排他的論理和回路EOR1の出力部には、直列接続されたインバータIv3〜Iv5が接続されており、最終段のインバータIv5から出力された信号が検出信号KSとなって発振状態検出ラッチ部19のデータ端子に入力される。
検出信号KSは、クロック信号finのLo信号期間、およびHi信号期間がいずれも正常の場合にはLo信号となり、クロック信号finのLo信号期間、またはHi信号期間が少なくとも一方が異常の場合には、Hi信号となる。この構成により、クロック信号finが発振停止状態となっている場合だけでなく、発振が不安定(例えば、必要な周波数で発振していない場合、Hiレベル/Loレベルが規定のレベルにならない場合、Hi幅/Lo幅が不安定な場合など)になっている場合においても異常を検出することが可能となる。
発振状態検出ラッチ部(発振状態保持手段)19にはラッチ回路であり、リセット端子にHi信号のリセット反転信号RESが入力された際に、発振状態検出部18から出力された検出信号KSをラッチし、ラッチ信号RTCとして出力する。つまりリセット解除タイミングに応答し、そのときの発振状態がどのような状態(正常状態、異常状態)であるかをラッチしている。リセット反転信号RESは、半導体集積回路装置1に入力されるリセット信号RESNの反転信号である。
発振状態検出ラッチ部19のデータ出力端子qには、選択信号生成部20における否定論理積回路ND1の一方の入力部が接続されている。この否定論理積回路ND1の出力部には、インバータIv9の入力部が接続されている。
インバータIv9から出力される信号は、選択信号SLとしてクロックソース選択部21における否定論理和回路NOR3の他方の入力部、および否定論理積回路ND2の一方の入力部にそれぞれ入力されるように接続されている。
否定論理和回路NOR3の一方の入力部には、クロック信号finが入力されるように接続されている。また、選択信号生成部20は、フラグ設定レジスタ9にも接続されており、選択信号SLは、発振状態フラグSFとして該フラグ設定レジスタ9に格納される。
リングオシレータ22の出力部には、クロックソース選択部21におけるインバータIv12の入力部が接続されており、該インバータIv12の出力部には、否定論理積回路ND2の他方の入力部が接続されている。
否定論理和回路NOR3、および否定論理積回路ND2の出力部は、排他的論理和回路EOR2の両方の入力部にそれぞれ接続されており、該排他的論理和回路EOR2の出力部には、インバータIv10の入力部が接続される。
インバータIv10の出力部には、インバータIv11の入力部が接続されており、該インバータIv11の出力部から出力される信号が、クロック信号CDRoutとなる。
クロックソース選択部21は、選択信号生成部20から出力される選択信号SLに基づいて、リングオシレータ22から出力されるクロック信号CKr、またはクロック発振器が生成したクロック信号finのいずれかを選択して出力する。
また、選択信号生成部20において、否定論理積回路ND1の他方の入力部には、フラグ設定レジスタ9(図1)に設定されたクロックソース切り替えイネーブル信号SSEが入力されるように接続されている。
このクロックソース切り替えイネーブル信号SSEは、Hi信号が’有効’、Lo信号が’無効’となる。クロックソース切り替えイネーブル信号SSEが有効の場合、発振状態検出ラッチ部19から出力されるラッチ信号RTCに応じて選択信号SLが生成される。
また、クロックソース切り替えイネーブル信号SSEが無効の際には、ラッチ信号RTCの状態にかかわらず、選択信号SLがLo信号となり、クロックソース選択部21がクロック信号finを出力する。
次に、本実施の形態1における半導体集積回路装置1に設けられた発振検出修繕回路11の動作について、図5〜図7のタイミングチャート、および図8のフローチャートを用いて説明する。以下、フラグ設定レジスタ9に格納されたクロックソース切り替えイネーブル信号SSEは有効(Hi信号)になっているものとする。
図5〜7においては、上方から下方にかけて、半導体集積回路装置1に供給される電源電圧VCC、半導体集積回路装置1のEXTAL端子に入力されるクロック信号fin、リングオシレータ部22から出力されるクロック信号CKr、半導体集積回路装置1に入力されるリセット信号RESN、発振状態検出ラッチ部19から出力されるラッチ信号RTC、およびPLL10bに入力されるクロックソース(クロック信号finまたはクロック信号CKr)の信号タイミングをそれぞれ示している。
始めに、図5、および図8を用いて、外部接続されたクロック発振器が正常に動作している場合おける半導体集積回路装置1に対する電源投入時からパワーオンリセット処理の終了までの動作について説明する。
まず、電源投入後、電源電圧VCCのレベルが上昇する。それに伴って、クロック発振器(発振器10a、水晶振動子OSC1、水晶発振器OSC2)が発振を開始する(ステップS101)。この期間(図5、期間t1)では、クロック発振器から出力されるクロック信号finは安定していないために、発振状態検出部18は、クロック信号finの異常を検出し、Hi信号の検出信号KSを出力する。
また、発振状態検出ラッチ部19には、リセット期間であるのでHi信号のリセット反転信号RESが入力されており、Hi信号の検出信号KSをラッチせずにラッチ信号RTC(Lo信号)として出力している。
よって、選択信号生成部20は、Hi信号の選択信号SLをクロックソース選択部21に対して出力する。クロックソース選択部21は、選択信号SLを受けて、リングオシレータ22が生成するクロック信号CKrを選択し、クロック信号CDRoutとして出力する(ステップS102)。
その後、電源電圧VCCレベルが上昇して安定すると、クロック発振器の発振も安定する(図5、期間t2)。クロック発振器の発振が安定して正常なクロック信号finがEXTAL端子に入力されると、発振状態検出部18は、クロック信号finが正常になったことを検出し(ステップS103)、発振状態検出ラッチ部19にLo信号の検出信号KSを出力する。
この検出信号KSは、発振状態検出ラッチ部19を介してラッチ信号RTCとして選択信号生成部20に出力される。これにより、選択信号生成部20から出力される選択信号SLが、Hi信号からLo信号に遷移する。
クロックソース選択部21は、Lo信号の選択信号SLを受けて、クロックソースをクロック信号CKrからクロック信号finに切り替え、クロック信号CDRoutとして出力する(ステップS104)。また、リセット期間中はラッチ信号RTCをもとにクロック信号finが異常となればクロック信号CKrを選択し、クロック信号finが正常となればクロック信号finを選択し、クロック信号は固定的に選択されず、クロック信号に応じて適宜切り替えられるように制御される。
続いて、半導体集積回路装置1に入力されるリセット信号RESNがLo信号からHi信号に遷移してリセット解除になると(期間t3)、発振状態検出ラッチ部19は、入力されている検出信号KS(Lo信号)をラッチし(ステップS105)、そのラッチ信号から生成された選択信号SLを発振状態フラグSFとしてフラグ設定レジスタ9に格納する(ステップS106)。つまり、リセット解除後、EXTALが選択された状態がPLLクロックソースとして発振状態検出ラッチ部19にラッチされる(図6、期間t6)。
続いて、CPU2は、フラグ設定レジスタ9に格納された発振状態フラグSFをリードする(ステップS107)。そして、発振状態フラグSFが’0’の場合、すなわち、クロック信号finが正常発振の場合には、CPU2がプログラムに基づいて、各レジスタ(たとえば、汎用レジスタなど)の初期化、および各種設定(たとえば、ポートの入出力設定やRAM3の初期化など)を行う(ステップS108)。以上により、初期化動作が終了となり、半導体集積回路装置1は、通常のプログラムによる動作を行う。
次に、図6、および図8を用いて、電源投入時から、外部接続されたクロック発振器が停止している場合の処理について説明する。
ここでは、電源投入(図6、期間t4)から、クロック信号CKrを選択して出力し、その後、電源電圧VCCレベルが上昇して安定する(図6、期間t5)までは、前記ステップS101,S102の処理と同様である。
そして、ステップS103の処理において、期間t5では、クロック発振器の発振信号finが停止(たとえば、’0’または’1’固定状態)しているために、検出信号KSがHi信号から遷移せず、ラッチ信号RTCがHi信号出力のままとなる。
よって、選択信号生成部20から出力される選択信号SLもHi信号のままとなり、クロックソース選択部21は、クロックソースを切り替えずにクロック信号CKrをクロック信号CDRoutとして出力する。
これにより、クロック発生器10は、半導体集積回路装置1が動作するのに必要な最低限の周波数のシステムクロックを生成することが可能となる。
続いて、リセット信号RESNがLo信号からHi信号に遷移してリセット解除になると(図6、期間t6)、発振状態検出ラッチ部19は、入力されている検出信号KS(Hi信号)をラッチし(ステップS105)、そのラッチ信号から生成された選択信号SLを発振状態フラグSFとしてフラグ設定レジスタ9に格納する(ステップS106)。つまり、リセット解除後、リングオシレータが選択された状態がPLLクロックソースとして発振状態検出ラッチ部19にラッチされる(図6、期間t6)。
その後、CPU2は、フラグ設定レジスタ9に格納された発振状態フラグSFをリードする(ステップS107)。ここでは、発振状態フラグSFが’1’、すなわち、クロック信号finが異常発振となっているので、CPU2は、プログラムに基づいて、半導体集積回路装置1における各モジュールの動作を停止(たとえば、タイマ7のカウント停止、SCI8の送受信停止など)させた後(ステップS109)、該CPU2を停止させて(ステップS110)、半導体集積回路装置1を異常終了させる。これによって、半導体集積回路装置1を搭載した電子システムなどに該半導体集積回路装置1が異常であることを通知することができる。半導体集積回路装置1内で生成されるクロック信号は外部から供給されるクロック信号finに比べ周波数が遅いため、タイマ7のように一定時間を正確に計る必要のある回路、または、外部通信を行うために、一定の周波数が必要となるようなSCI8などの回路においては規定の周波数に基づいてカウントまたは通信されないため、上記のように異常終了させることが必要となる。
なお、この状態は、半導体集積回路装置1にリセット信号RESが入力されるまで維持されることになる。
次に、図7、および図8を用いて、半導体集積回路装置1の動作中(リセット信号RESN’1’入力状態)にクロック発振器が発振異常となった場合の処理について説明する。
まず、クロック発振器が正常に発振している場合(図7、期間t7)、CPU2は、割り込みコントローラ5による割り込みフラグが発生したか否かを判断する。これにより、プログラムによりCPU2が任意の間隔毎に発振状態フラグSFが発生したか否かをモニタすることを不要にすることができ、該CPU2の負荷を低減することができる。
たとえば、クロック発振器が異常発振となると(図7、期間t8)、発振状態検出部18が該クロック発振器の異常を検出し、Hi信号のラッチ信号RTCがクロックソース選択部21に出力される。
また、発振状態フラグSFが’1’となり、該発振状態フラグSFが、割り込み要求信号として割り込みコントローラ5に出力される。割り込みコントローラ5は、この割り込み要求信号を受けてCPU2に対して割り込みフラグを発生する。
この割り込みフラグを受けて、CPU2はプログラムに基づき、ステップS109,S110の処理を実行し、半導体集積回路装置1を異常終了させる。
その後、何らかの理由によってクロック発振器が正常に発振しクロック信号finが正常状態になったとしても、発振状態検出ラッチ部19のラッチ信号RTCは、遷移せずにHi信号出力となるので(図7、期間t9)、半導体集積回路装置1に対してリセット信号RESNが入力されるまで該クロック発振器の発振信号finは選択されないことになる。
それにより、本実施の形態によれば、リセット処理時において、クロック発振器に異常があっても、半導体集積回路装置1の異常処理を実行することができるので、該半導体集積回路装置1の誤動作を防止することができる。
また、半導体集積回路装置1を搭載した電子システムにおける誤動作も防止することができるので、該電子システムの信頼性を大幅に向上させることができる。
さらに、本実施の形態では、発振検出修繕回路11にリングオシレータ部22を設け、クロック発振器が異常の際には該リングオシレータ部22が生成したクロック信号CKrを選択して出力する構成としたが、たとえば、該クロック発振器が異常の際には、PLL10bにおける電圧制御発振器14を構成する既存のリングオシレータから出力される信号を用いるようにしてもよい。これにより、発振検出修繕回路11のリングオシレータ部22(図4)を不要にすることができる。
この場合、発振検出修繕回路11は、クロック発振器が正常か否かを判断し、正常の場合にはクロック発振器のクロック信号finを出力し、異常の際にはクロック信号finを出力しない。
また、クロック発振器が異常の場合、チャージポンプ13からは、電圧制御発振器14のリングオシレータ14aが発振可能な電源電圧を供給することにより、リングオシレータ14aから発振信号が出力される。
リングオシレータ14aの発振信号は、分周器15を介してCPG10c(図1)に出力され、半導体集積回路装置1のシステムクロックとして供給されることになる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、半導体集積回路装置に搭載される回路モジュールは上記している回路に限定されることなく、必要に応じて適宜変更可能である。不揮発性メモリはROMに限定されることなく、フラッシュメモリなどの書き換え可能な不揮発性メモリであってもよい。
Claims (14)
- 発振信号端子に外部接続された外部発振器が発生する発振信号の信号状態を検出し、前記外部発振器の発振信号が正常の際には、前記外部発振器の発振信号に基づいて複数のシステムクロック信号を生成し、前記外部発振器の発振信号が異常の際には、内部発振信号に基づいてシステムクロック信号を生成するクロック発生部と、
前記システムクロック信号に応じて動作する中央処理装置とを備え、
前記中央処理装置は、前記内部発振信号に基づいたシステムクロック信号に応じて動作するとき、所定の処理を実行し、
前記クロック発生部は、
前記外部発振器を発振させる発振器と、
前記発振器を介して入力される前記外部発振器の発振信号の状態を検出し、その検出結果から、前記外部発振器が発生した発振信号、または内部発振信号のいずれか一方を選択して出力する発振修繕検出回路と、
前記発振修繕検出回路から出力された発振信号を逓倍して出力する位相同期ループ回路と、
前記位相同期ループ回路から出力された信号に基づいて、システムクロック信号を生成するクロック発生回路とを備え、
前記発振修繕検出回路は、
前記外部発振器の発振信号の状態を検出する検出回路と、
前記内部発振信号を生成する内部発振回路と、
リセット信号に応答し、前記検出回路の検出結果を取り込み、前記内部発振回路が発生した内部発振信号、または前記外部発振器が発生した発振信号のいずれか一方を選択する選択回路とを備え、
前記選択回路は、
リセット解除に応答して、前記検出回路の検出結果をラッチする検出結果ラッチ回路と、
前記検出結果ラッチ回路から出力されたラッチデータに基づいて、前記内部発振回路の内部発振信号、または前記外部発振器の発振信号のいずれか一方を選択するクロックソース選択回路とよりなることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記中央処理装置は、前記クロックソース選択回路が、前記内部発振回路の内部発振信号を選択した際に、前記内部発振信号から生成されたシステムクロック信号により動作することを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
前記内部発振回路は、半導体集積回路装置内で発振信号を生成可能なリングオシレータよりなることを特徴とする半導体集積回路装置。 - 請求項1〜3のいずれか1項に記載の半導体集積回路装置において、
前記選択回路が選択した選択結果が設定される設定レジスタを備え、
前記設定レジスタは、前記中央処理装置によって検出可能であり、
前記中央処理装置は、前記設定レジスタに設定された選択結果が、前記内部発振回路が発生した内部発振信号を選択している場合に異常終了処理を行うことを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、
前記発振信号端子に外部接続される前記外部発振器は、水晶振動子、または前記水晶振動子と発振回路とからなる水晶発振モジュールのいずれかであることを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、
前記ラッチデータに基づいて前記内部発振信号が選択されたとき、割り込み信号が出力されることを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置において、
前記中央処理装置は、前記割り込み信号の入力に応じて、所定の異常処理を実行することを特徴とする半導体集積回路装置。 - 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、
前記検出結果ラッチ回路が前記外部発振器の発振信号の状態が異常で有ることを保持したデータは、さらにリセット信号が入力されるまで保持されることを特徴とする半導体集積回路装置。 - 発振信号端子に外部接続された外部発振器を発振させる発振器と、
前記発振器を介して入力される前記外部発振器の発振信号の状態を検出し、その検出結果から、前記外部発振器が発生した発振信号を出力するか否かを判断して出力する発振修繕検出回路と、
前記発振修繕検出回路から出力された発振信号を逓倍して出力する位相同期ループ回路と、
前記位相同期ループ回路から出力された信号に基づいて、システムクロック信号を生成するクロック発生回路とよりなるクロック発生部と、
前記生成されたシステムクロック信号に応じて動作する中央処理装置とを備え、
前記位相同期ループ回路は、
前記発振修繕検出回路から前記外部発振器の発振信号が出力されない場合に、前記位相同期ループ回路に備えられたリングオシレータが生成する発振信号を出力し、 前記中央処理装置は、前記外部発振器の発振信号が出力されないことが検出されたとき、割り込み信号を受け、
半導体集積回路装置のリセット解除タイミングに応答して、そのときの前記外部発振器の発振が異常状態であるかまたは正常状態であるかを保持する保持部と、前記発振状態が正常状態の場合、前記外部発振器の発振信号に応じて動作する中央処理装置とを有することを特徴とする半導体集積回路装置。 - 発振信号端子に外部接続された外部発振器を発振させる発振器と、
前記発振器を介して入力される前記外部発振器の発振信号の状態が正常であるか異常であるかを検出し、その検出結果に基づいて、前記外部発振器が発生した発振信号を出力するか否かを判断して出力する発振修繕検出回路と、
前記発振修繕検出回路から出力された発振信号を逓倍して出力する位相同期ループ回路と、
前記位相同期ループ回路から出力された信号に基づいて、システムクロック信号を生成するクロック発生回路とよりなるクロック発生部と、
前記生成されたシステムクロック信号に応じて動作する中央処理装置とを備え、
前記発振修繕検出回路は、前記位相同期ループ回路へ前記外部発振器の発振信号が異常の場合に、内蔵発振回路が生成する発振信号を出力し、
前記発振修繕検出回路は、前記外部発振器の発振が正常状態であるか、または異常状態であるかを保持するレジスタを有し、
前記位相同期ループ回路は、上記レジスタに保持される情報に応じて、上記外部発振器の発振信号もしくは、内蔵発振回路の発振信号を入力され、
前記レジスタは、前記外部発振器の発振が異常状態であることを検出したときに所定の情報が設定され、その情報に基づいて割り込み信号が出力されることを特徴とする半導体集積回路装置。 - 請求項9に記載の半導体集積回路装置において、
前記保持部が異常状態を保持したあと、リセット信号が入力されるまで前記発振修繕検出回路は、前記リングオシレータが生成する発振信号を出力することを特徴とする半導体集積回路装置。 - 請求項9〜11のいずれか1項に記載の半導体集積回路装置において、
前記中央処理装置は、前記割り込み信号を受けた後、所定の異常処理を実行することを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
前記発振修繕検出回路は、前記レジスタに発振信号が正常であることが保持されているとき、前記外部発振器の発振信号を出力することを特徴とする半導体集積回路装置。 - 請求項10または請求項13に記載の半導体集積回路装置において、
前記レジスタは、前記所定の情報が設定された後、リセット信号が入力されるまで維持されることを特徴とする半導体集積回路装置。
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