CN112100120A - 一种soc芯片及其上电控制方法 - Google Patents

Abstract

本发明提供了一种SOC芯片及其上电控制方法，通过对上电顺序进行严格控制，在每一个环节都可以为SOC芯片提供高质量的时钟信号，使SOC芯片始终处于一个稳定的工作环境，提高了SOC芯片的鲁棒性。

Description

一种SOC芯片及其上电控制方法

技术领域

本发明涉及集成电路技术领域，更具体地说，涉及一种SOC芯片及其上电控制方法。

背景技术

在数模混合的SOC(System-on-a-Chip，片上系统)芯片中，主要由模拟电路、数字电路和软件控制的CPU(Central Processing Unit，中央处理器)核心组成。

模拟电路为数字电路提供一些驱动信号，数字电路对模拟电路进行控制，对这些驱动信号进行进一步处理之后传输给CPU核心作为驱动，进而CPU核心对数字电路外设进行控制。

该SOC芯片中，一般包含两种时钟电路，一种是直接产生时钟的OSC(Oscillator，振荡器)电路；另一种是基于参考时钟的PLL(PhaseLocked Loop，锁相环)倍频电路，其中，该参考时钟为OSC电路产生的时钟。

SOC芯片工作在比较高的频率时，可以以OSC做参考时钟，PLL输出倍频后的时钟供数字电路使用，这样做的优点是可以通过改变倍频系数得到不同的工作频率。

而，在SOC芯片内部的OSC电路，会因为制造工艺的影响而产生一定程度的偏差，而这个偏差会在经过PLL之后被放大，导致PLL的输出频率会超过数字电路的最高工作频率。

那么，如何使SOC芯片始终处于一个稳定的时钟工作环境，是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，为解决上述问题，本发明提供一种SOC芯片及其上电控制方法，技术方案如下：

一种SOC芯片的上电控制方法，所述上电控制方法包括：

生成第一时钟信号；

对所述第一时钟信号进行校准，且启动PLL倍频电路；

判断所述PLL倍频电路是否处于锁定状态；

若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号；

若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出；

其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。

可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

生成上电复位信号。

可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；

若是，则进入对所述第一时钟信号进行校准的步骤。

可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

判断所述SOC芯片是否烧录校准数据；

若是，则对所述第一时钟信号进行校准处理；

若否，则将所述第一时钟信号作为所述目标时钟信号进行输出。

可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之后，所述上电控制方法还包括：

判断校准后的第一时钟信号是否处于稳定状态；

若是，则进入判断所述PLL倍频电路是否处于锁定状态的步骤。

一种SOC芯片，所述SOC芯片包括：PBL模块、OSC电路、TRIM模块和PLL倍频电路；

所述OSC电路用于在所述SOC芯片上电后，生成第一时钟信号；

所述TRIM模块用于对所述第一时钟信号进行校准；

所述PLL倍频电路用于向所述PBL模块发送锁定信号；

所述PBL模块用于接收所述锁定信号，并基于所述锁定信号判断所述PLL倍频电路是否处于锁定状态；

当所述PLL倍频电路处于锁定状态时，所述PLL倍频电路用于对校准后的所述第一时钟信号的频率进行倍频处理产生第二时钟信号，并向所述PBL模块发送所述第二时钟信号；所述PBL模块还用于在接收到所述第二时钟信号之后，将所述第二时钟信号作为正常工作时的目标时钟信号；

当所述PLL倍频电路未处于锁定状态时，所述PBL模块还用于接收校准后的所述第一时钟信号，作为正常工作时的目标时钟信号；

其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。

可选的，在上述SOC芯片中，所述SOC芯片还包括：POR模块；

在所述SOC芯片上电后，所述POR模块用于生成上电复位信号。

可选的，在上述SOC芯片中，所述PBL模块还包括：第一延时单元；

所述第一延时单元用于判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；

若是，则所述PBL模块控制所述TRIM模块对所述第一时钟信号进行校准，且启动所述PLL倍频电路。

可选的，在上述SOC芯片中，所述SOC芯片还包括：NVM模块；

所述TRIM模块包括：判断单元；

所述判断单元用于判断所述SOC芯片是否烧录校准数据；

若是，则所述TRIM模块从所述NVM模块中获取校准数据，以对所述第一时钟信号进行校准处理；

若否，则所述TRIM模块向所述PBL模块发生第一指令，以使所述PBL模块接收所述第一时钟信号，作为正常工作时的目标时钟信号。

可选的，在上述SOC芯片中，所述PBL模块还包括：第二延时单元；

所述第二延时单元用于在对所述第一时钟信号进行校准之后，判断校准后的第一时钟信号是否处于稳定状态；

若是，则所述PBL模块判断所述PLL倍频电路是否处于锁定状态。

相较于现有技术，本发明实现的有益效果为：

本发明提供的一种SOC芯片的上电控制方法，生成频率始终低于所述SOC芯片的最大工作频率的第一时钟信号，并且，对该第一时钟信号进行校准处理，进一步提高了第一时钟信号的可靠性，在PLL倍频电路可以正常锁定时，由于第一时钟信号为正确可靠的时钟信号，那么经过PLL倍频电路对第一时钟信号的频率进行倍频处理之后，生成的第二时钟信号也是正确可靠的时钟信号，将第二时钟信号作为SOC芯片正常工作时的目标时钟信号。

当PLL倍频电路不可以正常锁定时，说明PLL倍频电路存在问题，那么PLL倍频电路输出的时钟信号就是不可靠的时钟信号，该时钟信号不可用。但是，由于第一时钟信号的频率始终低于所述SOC芯片的最大工作频率，因此，在所述PLL倍频电路出错的情况下，可以将校准后的所述第一时钟信号始终作为SOC芯片正常工作时的目标时钟信号。

即，本发明提供的上电控制方法可以有效提高时钟信号的质量，使SOC芯片始终处于一个稳定的时钟工作环境，提高了SOC芯片的鲁棒性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种SOC芯片的上电控制方法的流程示意图；

图2为本发明实施例提供的另一种SOC芯片的上电控制方法的流程示意图；

图3为本发明实施例提供的又一种SOC芯片的上电控制方法的流程示意图；

图4为本发明实施例提供的又一种SOC芯片的上电控制方法的流程示意图；

图5为本发明实施例提供的一种第一时钟信号校准的示意图；

图6为本发明实施例提供的一种SOC芯片的结构示意图；

图7为本发明实施例提供的另一种SOC芯片的结构示意图；

图8为本发明实施例提供的又一种SOC芯片的结构示意图；

图9为本发明实施例提供的又一种SOC芯片的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图1，图1为本发明实施例提供的一种SOC芯片的上电控制方法的流程示意图。

所述上电控制方法包括：

S101：生成第一时钟信号，所述第一时钟信号的频率始终低于所述SOC芯片的最大工作频率。

在该步骤中，所述第一时钟信号的频率始终低于所述SOC芯片的最大工作频率表示：所述第一时钟信号为低频时钟信号，由工艺等因素引起的偏差不会导致其频率超过SOC芯片的最大工作频率。

也就是说，无论在哪一种工作环境下，始终会有至少一个时钟信号能够作为SOC芯片工作时可用的时钟信号。

并且，在所述SOC芯片上电之后，还需要生成上电复位信号，对所述SOC芯片进行复位操作。

需要说明的是，生成所述第一时钟信号和生成所述上电复位信号的起始时刻可以为同一时刻，即生成所述第一时钟信号和生成所述上电复位信号这两个信号生成过程可同时进行，进而可以缩短SOC芯片上电初的准备时间。

S102：对所述第一时钟信号进行校准，且启动PLL倍频电路。

在该步骤中，由于PLL倍频电路启动之后，需要一定的时间才可以进入锁定状态，因此，在对所述第一时钟信号进行校准的起始时刻，同时启动PLL倍频电路，减小了等待PLL倍频电路进入锁定状态的时间。

S103：判断所述PLL倍频电路是否处于锁定状态。

在该步骤中，所述PLL倍频电路是一个闭环电路系统，在不断的反馈迭代之后会最终进入稳定工作状态，即锁定状态。

但是，不可避免的，在众多因素的影响下，PLL倍频电路也有可能会出错，因此，通过判断所述PLL倍频电路在经过第一预设时间后是否处于锁定状态(即，PLL倍频电路是否正常锁定)，来判断PLL倍频电路有没有出错，当PLL倍频电路出错时，所述PLL倍频电路输出的时钟信号为不可用的时钟信号。

S104：若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号，所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。

在该步骤中，当所述PLL倍频电路没有出错时，即，所述PLL倍频电路可以正常处于锁定状态，则依据SOC芯片工作时的频率需求，对第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为SOC芯片工作时的目标时钟信号。

也就是说，SOC芯片工作时，以第二时钟信号作为工作时钟信号。

S105：若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出。

在该步骤中，当所述PLL倍频电路出错时，即，所述PLL倍频电路经过所述第一预设时间之后，仍然没有办法处于锁定状态，则说明此时PLL倍频电路输出的时钟信号为不可用的时钟信号，那么将校准后的所述第一时钟信号始终作为SOC芯片工作时的目标时钟信号。

由于所述第一时钟信号的频率始终低于所述SOC芯片的最大工作频率，因此，在所述PLL倍频电路出错的情况下，SOC芯片也可以正常工作。

通过上述描述可知，本发明实施例提供的一种SOC芯片的上电控制方法，生成频率始终低于所述SOC芯片的最大工作频率的第一时钟信号，并且，对该第一时钟信号进行校准处理，进一步提高了第一时钟信号的可靠性，在PLL倍频电路可以正常锁定时，由于第一时钟信号为正确可靠的时钟信号，那么经过PLL倍频电路对第一时钟信号的频率进行倍频处理之后，生成的第二时钟信号也是正确可靠的时钟信号，将第二时钟信号作为SOC芯片正常工作时的目标时钟信号。

当PLL倍频电路不可以正常锁定时，说明PLL倍频电路存在问题，那么PLL倍频电路输出的第二时钟信号就是不可靠的时钟信号，该第二时钟信号不可用。但是，由于第一时钟信号的频率始终低于所述SOC芯片的最大工作频率，因此，在所述PLL倍频电路出错的情况下，可以将校准后的所述第一时钟信号始终作为SOC芯片正常工作时的目标时钟信号。

即，本发明提供的上电控制方法可以有效提高时钟信号的质量，使SOC芯片始终处于一个稳定的时钟工作环境，提高了SOC芯片的鲁棒性。

基于本发明上述实施例，需要说明的是，在一般情况下，SOC芯片上电之后，相应的数字电路便开始工作，但是，此时的第一时钟信号和上电复位信号还没有准备好，尤其是第一时钟信号需要一个起振的过程，在该起振过程中，第一时钟信号的频率是一个变化的且不稳定的频率，若此时相应的数字电路开始工作，则是在一个时钟信号不稳定的环境下工作，进而影响数字电路相应的功能。

那么为了进一步优化本发明实施例提供的SOC芯片的上电控制方法，进一步的，基于本发明上述实施例，参考图2，图2为本发明实施例提供的另一种SOC芯片的上电控制方法的流程示意图。

在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

S106：判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；

若是，则进入对所述第一时钟信号进行校准的步骤。

当所述第一时钟信号没有起振完成，或所述上电复位信号没有准备就绪时，则返回步骤S106，持续进行判断，直至所述第一时钟信号起振完成且所述上电复位信号准备就绪，才进入下一个步骤。

在该实施例中，在SOC芯片上电之后，不会马上采用第一时钟信号作为SOC芯片工作的时钟信号，而是稍作延时，等待第一时钟信号起振完成，且上电复位信号准备就绪之后，再开始工作，这样在稳定的时钟信号环境下，可以保证相应的数字电路正常工作。

需要说明的是，判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪的一种实现方式如下所示，以举例的形式进行说明：

确定一个时长，在所述第一时钟信号和所述上电复位信号均有效的时刻开始计时，在经过该预设的时长之后，则可以说明第一时钟信号起振完成，且上电复位信号准备就绪。

而该时长的选取可根据实际情况而定，在本发明实施例中并不作限定。

进一步的，基于本发明上述实施例，参考图3，图3为本发明实施例提供的又一种SOC芯片的上电控制方法的流程示意图。

在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

S107：判断所述SOC芯片是否烧录校准数据。

S108：若否，则将所述第一时钟信号作为所述目标时钟信号进行输出。

若是，则执行步骤S102，对所述第一时钟信号进行校准处理，且启动PLL倍频电路。

在该实施例中，若SOC芯片中没有烧录校准数据，则说明此时的第一时钟信号没有办法对其进行校准，没有校准的第一时钟信号是不可靠的时钟信号，那么，所述PLL倍频电路对第一时钟信号的频率倍频处理之后输出的第二时钟信号也为不可用的时钟信号。

但是，由于第一时钟芯片的频率始终低于所述SOC芯片的最大工作频率，因此，第一时钟信号是可用的。

也就是说，SOC芯片在不具备校准数据时，也可以在一个允许的时钟信号下进行工作，不会超过SOC芯片的最大工作频率，进而提高了SOC芯片的鲁棒性。

进一步的，基于本发明上述实施例，参考图4，图4为本发明实施例提供的又一种SOC芯片的上电控制方法的流程示意图。

在对所述第一时钟信号进行校准之后，所述上电控制方法还包括：

S109：判断校准后的第一时钟信号是否处于稳定状态；

若是，则进入判断所述PLL倍频电路是否处于锁定状态的步骤。

在该实施例中，参考图5，图5为本发明实施例提供的一种第一时钟信号校准的示意图，由于在时钟校准过程中，时钟信号是不会突变的，即，在对第一时钟信号进行校准时，其频率不会立即到达期望值，而是会经过一个频率渐变的过程。

在这个频率渐变的过程中，第一时钟信号的频率是一个变化的且不稳定的频率，若此时相应的数字电路开始工作，则是在一个时钟信号不稳定的环境下工作，进而影响数字电路相应的功能。

因此，在本发明中，对校准后的第一时钟信号进行判断，确认其是否处于稳定状态，即其频率是否达到期望值。

当第一时钟信号处于稳定状态后，再执行后续步骤，进一步提高了第一时钟信号的质量，以及使SOC芯片始终处于一个稳定的工作环境，提高了SOC芯片的鲁棒性。

需要说明的是，判断校准后的第一时钟信号是否处于稳定状态的一种实现方式如下所示，以举例的形式进行说明：

确定一个时长，在对所述第一时钟信号进行校准的起始时刻开始计时，在经过该预设的时长之后，则可以说明校准后的第一时钟信号处于稳定状态而该时长的选取可根据实际情况而定，在本发明实施例中并不作限定。

进一步的，基于本发明上述全部实施例，在本发明另一实施例中还提供了一种SOC芯片，参考图6，图6为本发明实施例提供的一种SOC芯片的结构示意图。

所述SOC芯片包括：PBL(Pre BootLoader，预引导加载程序)模块11、POR(Power OnReset，上电复位)模块12、OSC电路13、TRIM(校准)模块14和PLL倍频电路15。

所述OSC电路13用于在所述SOC芯片上电后，生成第一时钟信号，所述POR模块12生成上电复位信号PORESETN。

所述TRIM模块14用于对所述第一时钟信号OSC_CLK进行校准。

所述PLL倍频电路15用于向所述PBL模块11发送锁定信号LOCKED。

所述PBL模块11用于接收所述锁定信号LOCKED，并基于所述锁定信号LOCKED判断所述PLL倍频电路15是否处于锁定状态。

当所述PLL倍频电路15处于锁定状态时，所述PLL倍频电路15用于对校准后的所述第一时钟信号OSC_CLK的频率进行倍频处理产生第二时钟信号PLL_CLK，并向所述PBL模块11发送所述第二时钟信号PLL_CLK；所述PBL模块11还用于在接收到所述第二时钟信号PLL_CLK之后，将所述第二时钟信号PLL_CLK作为正常工作时的目标时钟信号。

当所述PLL倍频电路15未处于锁定状态时，所述PBL模块11还用于接收校准后的所述第一时钟信号OSC_CLK，作为正常工作时的目标时钟信号。

其中，所述第一时钟信号OSC_CLK和所述第二时钟信号PLL_CLK的频率始终低于所述SOC芯片的最大工作频率。

需要说明的是，当所述PLL倍频电路15未处于锁定状态时，向所述PBL模块11发送的锁定信号为低电平信号，当所述PLL倍频电路15处于锁定状态时，向所述PBL模块11发送的锁定信号变为高电平信号，即，PBL模块11只有在接收到高电平信号的锁定信号LOCKED后，说明PLL倍频电路15处于锁定状态，可以将第二时钟信号PLL_CLK作为正常工作时的目标时钟信号，否则说明PLL倍频电路15未处于锁定状态，将校准后的所述第一时钟信号OSC_CLK作为正常工作时的目标时钟信号。

通过上述描述可知，本发明实施例提供的一种SOC芯片，所述OSC电路13生成频率始终低于所述SOC芯片的最大工作频率的第一时钟信号OSC_CLK，并且，通过所述TRIM模块14对该第一时钟信号OSC_CLK进行校准处理，进一步提高了第一时钟信号OSC_CLK的可靠性。在PLL倍频电路15可以正常锁定时，由于第一时钟信号OSC_CLK为正确可靠的时钟信号，那么经过PLL倍频电路15对第一时钟信号OSC_CLK的频率进行倍频处理之后，生成的第二时钟信号PLL_CLK也是正确可靠的时钟信号，将第二时钟信号PLL_CLK作为SOC芯片正常工作时的目标时钟信号。

当PLL倍频电路15不可以正常锁定时，说明PLL倍频电路15存在问题，那么PLL倍频电路15输出的第二时钟信号PLL_CLK就是不可靠的时钟信号，该第二时钟信号PLL_CLK不可用。但是，由于第一时钟信号OSC_CLK的频率始终低于所述SOC芯片的最大工作频率，因此，在所述PLL倍频电路15出错的情况下，可以将校准后的所述第一时钟信号OSC_CLK始终作为SOC芯片正常工作时的目标时钟信号。

即，本发明提供的SOC芯片可以有效提高时钟信号的质量，并且可以始终处于一个稳定的时钟工作环境，提高了自身的鲁棒性。

在一般情况下，SOC芯片上电之后，相应的数字电路便开始工作，但是，此时的第一时钟信号OSC_CLK和上电复位信号PORESETN还没有准备好，尤其是第一时钟信号OSC_CLK需要一个起振的过程，在该起振过程中，第一时钟信号OSC_CLK的频率是一个变化的且不稳定的频率，若此时相应的数字电路开始工作，则是在一个时钟信号不稳定的环境下工作，进而影响数字电路相应的功能。

因此，参考图7，图7为本发明实施例提供的另一种SOC芯片的结构示意图。

所述PBL模块11还包括：第一延时单元17。

所述第一延时单元17用于判断所述第一时钟信号OSC_CLK是否起振完成且所述上电复位信号PORESETN是否准备就绪。

需要说明的是，判断所述第一时钟信号OSC_CLK是否起振完成且所述上电复位信号PORESETN是否准备就绪的一种实现方式如下所示，以举例的形式进行说明：

确定一个时长，在所述第一时钟信号OSC_CLK和所述上电复位信号PORESETN均有效的时刻所述第一延时单元17开始计时，在经过该预设的时长之后，即延时的时间到达目标时间点后，则可以说明第一时钟信号OSC_CLK起振完成，且上电复位信号PORESETN准备就绪。

而该时长的选取可根据实际情况而定，在本发明实施例中并不作限定。

也就是说，在SOC芯片上电之后，不会马上采用第一时钟信号OSC_CLK作为SOC芯片工作的时钟信号，而是稍作延时，等待第一时钟信号OSC_CLK起振完成，且上电复位信号PORESETN准备就绪之后，再开始工作，这样在稳定的时钟信号环境下，可以保证相应的数字电路正常工作。

需要说明的是，由于上电复位信号PORESETN来自于模拟电路中的POR模块12，为了避免其建立过程中的不定态，对其做异步复位和同步释放处理，即上电复位信号直接被处理生效，复位的释放经过同步再生效。

在第一时钟信号OSC_CLK起振完成后且上电复位信号PORESETN准备就绪后，即PBL模块11稍作延时后，控制所述TRIM模块14对所述第一时钟信号OSC_CLK进行校准。

参考图8，图8为本发明实施例提供的又一种SOC芯片的结构示意图。

所述SOC芯片还包括：NVM(Non Volatile Memory，非易失存储器)模块18。

所述NVM模块18包括但不限定于Flash、EEPROM(Electrically ErasableProgrammable Read-Only Memory，电可擦除只读存储器)、eFUSE(electric FUSE，一次性可编程存储器)等。

需要说明的是，所述NVM模块18是一个具有时间参数特性，数据读取过程可以按照要求的时序进行的NVM模块18。

所述TRIM模块14包括：判断单元。

所述判断单元用于判断所述SOC芯片是否烧录校准数据TRIM_DATA。

也就是说，在TRIM模块14中需要判断一些信息，如该SOC芯片是否烧录校准数据TRIM_DATA，该判断过程可以借助校准数据TRIM_DATA中留出的标志位进行判断。

若判断出所述SOC芯片中没有烧录校准数据TRIM_DATA，则说明此时的第一时钟信号OSC_CLK没有办法对其进行校准，没有校准的的第一时钟信号OSC_CLK是不可靠的时钟信号，那么，所述PLL倍频电路15对第一时钟信号OSC_CLK的频率倍频处理之后输出的第二时钟信号PLL_CLK也为不可用的时钟信号。

但是，由于第一时钟信号OSC_CLK的频率始终低于所述SOC芯片的最大工作频率，因此，第一时钟信号OSC_CLK是可用的。

此时，所述TRIM模块14向所述PBL模块11发生第一指令TRIM_DONE，以使所述PBL模块11始终接收所述第一时钟信号OSC_CLK，作为正常工作时的目标时钟信号。

也就是说，SOC芯片在不具备校准数据TRIM_DATA时，也可以在一个允许的时钟信号下进行工作，不会超过SOC芯片的最大工作频率，进而提高了自身的鲁棒性。

若判断出所述SOC芯片中烧录有校准数据TRIM_DATA，则所述TRIM模块14从所述NVM模块18中获取校准数据TRIM_DATA，对所述第一时钟信号OSC_CLK进行校准处理；也就说明，第一时钟信号OSC_CLK进行校准处理后是一个可靠的时钟信号，在经过PLL倍频电路15放大处理后，PLL倍频电路15输出的时钟信号PLL_CLK也不会超出SOC芯片的最大工作频率。

此时，PBL模块11判断PLL倍频电路15输出的时钟信号PLL_CLK为可靠可用的时钟信号，并将其作为SOC芯片工作时的目标时钟信号。

但是，由于在第一时钟信号OSC_CLK的校准过程中，第一时钟信号OSC_CLK是不会突变的，即，在对第一时钟信号OSC_CLK进行校准时，其频率不会立即到达期望值，而是会经过一个频率渐变的过程。

由于，在这个频率渐变的过程中，第一时钟信号OSC_CLK的频率是一个变化的且不稳定的频率，若此时相应的数字电路开始工作，则是在一个时钟信号不稳定的环境下工作，进而影响数字电路相应的功能。

因此，参考图9，图9为本发明实施例提供的又一种SOC芯片的结构示意图。

所述PBL模块11还包括：第二延时单元19。

所述第二延时单元19用于在对所述第一时钟信号OSC_CLK进行校准之后，判断校准后的第一时钟信号OSC_CLK是否处于稳定状态。

需要说明的是，判断校准后的第一时钟信号OSC_CLK是否处于稳定状态的一种实现方式如下所示，以举例的形式进行说明：

确定一个时长，在对所述第一时钟信号OSC_CLK进行校准的起始时刻所述第二延时单元19开始计时，在经过该预设的时长之后，即延时的时间到达目标时间点后，则可以说明校准后的第一时钟信号OSC_CLK处于稳定状态。

而该时长的选取可根据实际情况而定，在本发明实施例中并不作限定。

也就是说，在本发明中，对校准后的第一时钟信号OSC_CLK进行判断，确认其是否处于稳定状态，即其频率是否达到期望值，当第一时钟信号OSC_CLK处于稳定状态后，再执行后续功能，进一步提高了第一时钟信号OSC_CLK的质量，以及使SOC芯片始终处于一个稳定的工作环境，提高了SOC芯片的鲁棒性。

需要说明的是，由于PLL倍频电路15启动之后，需要一定的时间才可以进入锁定状态，因此，在TRIM模块14从NVM模块18中获取校准数据TRIM_DATA的同时打开PLL倍频电路15，此时PLL倍频电路15开始工作，所述PLL倍频电路15是一个闭环电路系统，在不断的反馈迭代之后会最终进入稳定状态。PLL倍频电路15在处于稳定状态之后，会使输出至PBL模块的信号LOCKED变为高电平。

也就是说，在对第一时钟信号OSC_CLK进行校准之后，会进入一个PLL倍频电路15锁定的状态，在等待PLL倍频电路15锁定之后，再进行下一步动作。

但是，不可避免的，在众多因素的影响下，PLL倍频电路15也有可能会出错，因此，通过判断所述PLL倍频电路15在经过第一预设时间后是否处于锁定状态(即，PLL倍频电路15是否正常锁定)，来判断PLL倍频电路15有没有出错。

当PLL倍频电路15启动之后，在经过第一预设时间之后仍然没有向PBL模块11发送锁定信号LOCKED，表示PLL倍频电路15出错，PBL模块11控制SOC芯片直接进入工作状态，所述PBL模块11始终接收校准后的第一时钟信号OSC_CLK作为SOC芯片工作时的目标时钟信号。

并且，PBL模块11将PLL倍频电路15的出错记录下来，此时所述PLL倍频电路15输出的时钟信号PLL_CLK为不可用的时钟信号，PBL模块11对PLL倍频电路15输出的时钟信号PLL_CLK进行限制，其它模块均无法使用此时PLL倍频电路15输出的时钟信号PLL_CLK。

当PLL倍频电路15启动之后，在第一预设时间之内向PBL模块11发送锁定信号LOCKED，表示PLL倍频电路15没有出错，即PLL倍频电路15可以正常处于锁定状态，则依据SOC芯片工作时的频率需求，PLL倍频电路15对第一时钟信号OSC_CLK的频率进行倍频处理，输出第二时钟信号PLL_CLK作为SOC芯片工作时的目标时钟信号。

之后，如图6-图9所示，PBL模块11向CPU核心16输出复位信号RSTN和控制信号CLOCK，以实现对数字电路外设进行控制。

通过上述描述可知，本发明通过对SOC芯片的上电顺序进行严格控制，在每一个环节都可以为SOC芯片提供高质量的时钟信号，使SOC芯片始终处于一个稳定的工作环境，提高了SOC芯片的鲁棒性。

以上对本发明所提供的一种SOC芯片及其上电控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种SOC芯片的上电控制方法，其特征在于，所述上电控制方法包括：

生成第一时钟信号；

对所述第一时钟信号进行校准，且启动PLL倍频电路；

判断所述PLL倍频电路是否处于锁定状态；

若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号；

若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出；

其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。

2.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

生成上电复位信号。

3.根据权利要求2所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；

若是，则进入对所述第一时钟信号进行校准的步骤。

4.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：

判断所述SOC芯片是否烧录校准数据；

若是，则对所述第一时钟信号进行校准处理；

若否，则将所述第一时钟信号作为所述目标时钟信号进行输出。

5.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之后，所述上电控制方法还包括：

判断校准后的第一时钟信号是否处于稳定状态；

若是，则进入判断所述PLL倍频电路是否处于锁定状态的步骤。

6.一种SOC芯片，其特征在于，所述SOC芯片包括：PBL模块、OSC电路、TRIM模块和PLL倍频电路；

所述OSC电路用于在所述SOC芯片上电后，生成第一时钟信号；

所述TRIM模块用于对所述第一时钟信号进行校准；

所述PLL倍频电路用于向所述PBL模块发送锁定信号；

所述PBL模块用于接收所述锁定信号，并基于所述锁定信号判断所述PLL倍频电路是否处于锁定状态；

当所述PLL倍频电路处于锁定状态时，所述PLL倍频电路用于对校准后的所述第一时钟信号的频率进行倍频处理产生第二时钟信号，并向所述PBL模块发送所述第二时钟信号；所述PBL模块还用于在接收到所述第二时钟信号之后，将所述第二时钟信号作为正常工作时的目标时钟信号；

当所述PLL倍频电路未处于锁定状态时，所述PBL模块还用于接收校准后的所述第一时钟信号，作为正常工作时的目标时钟信号；

其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。

7.根据权利要求6所述的SOC芯片，其特征在于，所述SOC芯片还包括：POR模块；

在所述SOC芯片上电后，所述POR模块用于生成上电复位信号。

8.根据权利要求7所述的SOC芯片，其特征在于，所述PBL模块还包括：第一延时单元；

所述第一延时单元用于判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；

若是，则所述PBL模块控制所述TRIM模块对所述第一时钟信号进行校准，且启动所述PLL倍频电路。

9.根据权利要求6所述的SOC芯片，其特征在于，所述SOC芯片还包括：NVM模块；

所述TRIM模块包括：判断单元；

所述判断单元用于判断所述SOC芯片是否烧录校准数据；

若是，则所述TRIM模块从所述NVM模块中获取校准数据，以对所述第一时钟信号进行校准处理；

若否，则所述TRIM模块向所述PBL模块发生第一指令，以使所述PBL模块接收所述第一时钟信号，作为正常工作时的目标时钟信号。

10.根据权利要求6所述的SOC芯片，其特征在于，所述PBL模块还包括：第二延时单元；

所述第二延时单元用于在对所述第一时钟信号进行校准之后，判断校准后的第一时钟信号是否处于稳定状态；

若是，则所述PBL模块判断所述PLL倍频电路是否处于锁定状态。

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