【０００１】

【産業上の利用分野】本発明は光ディスク原盤露光装置
における変調用のプリフォーマット信号発生のためのフ
ォーマッタクロックやターンテーブル回転速度指令パル
ス用などに用いられるパルスジェネレータ、及び上記パ
ルスジェネレータを用いて、上記プリフォーマット信号
やターンテーブル回転速度指令パルスなどを発生する信
号発生装置に関する。

【０００２】

【従来の技術】一般に、各種ＣＡＶまたはＭＣＡＶフォ
ーマットによる光ディスク媒体において、プリフォーマ
ットされたピットに関しては、そのトラック間及びトラ
ック内におけるジッタ成分が、より小さいことが求めら
れている。これは、例えば光ディスク原盤露光装置にお
いては、主に、フォーマッタクロックとターンテーブル
回転速度指令パルスの同期の問題として捉えることがで
きる。ここに、これらが同期がとれている状態とは１ト
ラック当りのｃｂ数（フォーマッタのクロック数と考え
てよい）がａｎ個あり、ターンテーブル１回転当りの指
令パルス数がｎであったとすると、各々のパルスが同時
にスタートした場合、図３に示すように各々ａｎ、ｎ個
目のパルスの終りに位相差がなく、同時に終るというこ
とである。且つ、各々のパルス列内においても、そのジ
ッタ成分がその光ディスク媒体に求められているジッタ
仕様を充分に達成可能なレベルにまで小さくしなければ
ならない。

【０００３】そのため、特開平3-283029号公報に記載さ
れているように、共通の基本クロックを夫々分周してフ
ォーマッタクロックやターンテーブル回転速度指令パル
スを生成する方法が提案されている。上記提案の出力パ
ルス発生回路を図１４に、上記出力パルス発生回路に入
力されるうるう信号ｃを発生させる回路を図１３に示
す。図から明らかなように、うるう信号発生回路１は、
＋，−の分周誤差データを格納する＋端数レジスタ２及
び−端数レジスタ３と、これらのレジスタをうるう信号
に応じて切換え選択する第１データ切換え回路４と、真
のパルス発生位置に対する誤差データを格納する誤差レ
ジスタ５と、この誤差レジスタ５に格納された誤差デー
タと前記第１データ切換え回路を通して得られる＋端数
レジスタ２又は−端数レジスタ３の分周誤差データとを
加算する加算回路６と、トラックパルス発生毎に前記誤
差レジスタの誤差データを初期化するための初期値デー
タを格納した初期値レジスタ７と、トラックパルスの発
生に応じてうるう信号をラッチするうるう信号ラッチ回
路８と、このうるう信号ラッチ回路８と前記誤差レジス
タ５とに格納する誤差データをトラックパルスの発生に
応じて前記加算回路６の誤差データから前記初期値レジ
スタ７の誤差データ側に切換える第２データ切換え回路
９とからなっている。また、出力パルス発生回路は、基
本クロック分周数データを格納する第１ＲＯＭ１１と、
遅延数データを格納する第２ＲＯＭ１２と、後述する一
つ前のディレイ出力パルス選択データと遅延数データと
に基づき次のディレイ出力パルス選択データと基本クロ
ック分周加算データとを出力するためのデータを格納す
る第３ＲＯＭ１３と、上記ディレイ出力パルス選択デー
タをラッチする出力パルス選択データラッチ回路１４
と、基本クロック分周数と上記基本クロック分周加算デ
ータとを加算する加算回路１５と、この加算回路１５か
ら出力される最終基本クロック分周数で基本クロックを
分周する分周回路１６と、この分周回路１６から出力さ
れる分周パルスを遅延させた複数のディレイ出力パルス
を発生させるディレイ出力パルス発生回路１７と、これ
らのディレイ出力パルス中から上記ディレイ出力パルス
選択ラッチデータに従い一つを選択出力するディレイ出
力パルス選択回路２０と、上記分周パルスに基づき所定
のタイミングパルスを発生させるタイミングパルス発生
回路１８と、上記分周パルスを計数してトラックパルス
を発生させるトラックパルス発生回路１９から構成され
ている。

【０００４】以下、上記うるう信号発生回路１の動作を
説明する。例えば、40,000,000パルス／秒のパルス列を
分周して、740,032 パルス／秒のパルス列を発生させる
場合を考える。正確には40,000,000／740,032 ＝54.051
717 …であり、54.051717 …パルス毎に出力パルスが得
られればよいが、実際には、演算桁数を少なくする為に
54パルス或いは55パルス毎に出力パルスを発生させ、4
0,000,000パルスから740,032 パルスを得るようにして
いる。ここで、次の出力パルスを55パルスで分周するこ
とを指示するのが「うるう信号」である。ところで、54
と55という数値は、真の分周値に対して誤差を持ち、小
数点以下６桁を有効桁とすれば、それらは各々0.051717
及び−0.948283である。ここではこれらの分周誤差デー
タを各々「＋端数」 、「 −端数」と定義する。

【０００５】次に発生すベき出力パルスが54パルス後で
あるとき、＋端数をその度に累積し、この累積値が１以
上となった時、うるう信号を発生し、次の出力パルスは
55パルス後とする。この時、累積値には−端数を加るこ
とにより、うるう信号をリセットし、累積値は１以下と
なる。

【０００６】以上のように、54及び55パルスによる分周
出力を混在させて発生させることにより、比較的正確に
40,000,000パルスから740,032 パルスを得るようになっ
ている。先に説明した図１３は上記のようなうるう信号
を得るためのうるう信号発生回路である。図の＋端数レ
ジスタ２及び−端数レジスタ３にあらかじめ上記の＋端
数、−端数を計算してセットしておく。なお、ここでは
初期値レジスタ７７に０ではなく、0.5 に近い値をセッ
トする。０をセットすると上記のように累積誤差が初期
値から１以上増加した時、分周値を＋１することになる
が、初期値を約0.5 にしておくと、累積誤差が約0.5 以
上増加したところで分周値が＋１されるので実質的な累
積誤差が半分になる。うるう信号Ｃはうるう信号発生時
‘１’となり、それ以外の時‘０’となる。

【０００７】図１４は上述した様に出力パルス発生回路
であり、上記うるう信号Ｃと、外部から与えられる分周
データｄとにより、周期Ｔの基本クロックを分周し、分
周出力パルスを順次Ｔ／Ｎずつ遅延させたＮ値のディレ
イ出力パルスから所定のパルスを選択的に出力させるこ
とにより、最小分解能Ｔ／Ｎで任意周期のパルス列を発
生させるものである。第１及び第２ＲＯＭ11、12には基
本クロックに対する分周データｄとうるう信号ｃとが外
部から入力される。分周データｄは、前記した具体例に
よれば54（うるうでない方）がこれに当る。この数値54
は、54／５＝10（余り４）より、基本クロックを10分周
し、さらに、その分周パルスをディレイした第４番目の
パルスと解釈する。第１ＲＯＭ11は各データｃ、ｄ入力
に対し基本クロック分周数ｅなるデータを格納、出力
し、第２ＲＯＭ12は各データｃ、ｄ入力に対し、遅延数
ｆなるデータを格納、出力する。更に第２ＲＯＭ12には
第３ＲＯＭ13が接続され、この第３ＲＯＭ13は前回のデ
ィレイ出力パルス選択データｈ´と遅延数ｆなるデータ
との入力を受け、次のディレイ出力パルス選択データｈ
と基本クロック分周加算データとを格納、出力するため
のものである。ここに、基本クロック分周加算データと
は、基本クロックの分周数を１増やすか否かを指示する
ためのデータである。例えばうるう信号が０で分周デー
タとして54が与えられ、基本クロックを10分周し、ディ
レイ出力パルスｋ４が出力された場合を想定すると、次
の周期も同じであった場合、同じように基本クロックを
10分周してディレイ出力パルスｋ３が選択されたとする
と、前のパルスからこのパルスまでの周期は基本クロッ
クで１パルス相当分だけ短い周期となってしまう。この
場合、正しい出力パルスとは、基本クロックで11分周さ
れたパルスのディレイ出力パルスｋ３である。つまり、
加算回路15では第１ＲＯＭの出力ｅ（上記例では10）に
第３ＲＯＭの出力（０か１）を加え、加算回路15の出力
ｉで分周回路16における分周を行う。以上説明したよう
に、上記従来技術によれば、基本クロックを基にして、
任意の分周数（分周データ）で分周することにより、基
本クロックに同期した任意のクロックレート（周波数）
のパルス列を生成することができる。つまり、例えば、
光ディスク原盤露光装置において、フォーマッタクロッ
クとターンテーブル回転速度指令パルスを、上記従来技
術により、基本クロックを分周して、生成すれば、生成
された２種類のパルス列は、上記２種類のパルス列の周
期Ｔｆ、Ｔｔの最小公倍数の周期で位相を同期させるこ
とが可能である。

【０００８】

【発明が解決しようとする課題】例えば光ディスク原盤
露光装置において、光ディスク媒体に、ＣＡＶ方式のプ
リフォーマットをする場合などでは、上記のように、上
記従来技術によるフォーマッタクロックやターンテーブ
ル回転速度指令パルスを生成することにより、ジッタが
非常に少ないプリフォーマットが実現できる。

【０００９】しかしながら、光ディスクのフォーマッテ
ィング方式には全トラックにおいて、ターンテーブル回
転数も、フォーマッタクロックの周波数も一定であるＣ
ＡＶ方式の他に、ターンテーブルの回転数は全トラック
において一定だが、フォーマッタクロックの周波数は外
側のトラックの方が高いＭＣＡＶ方式があり、上記従来
技術ではＭＣＡＶ方式に対応できないという問題があ
る。即ち、ＭＣＡＶ方式では外側のトラックに移動する
に伴い、トラック長が長くなるから、フォーマッタクロ
ックの周波数を高くしなければならないが、上記従来技
術ではフォーマッタクロックの周波数を変えることがで
きない。

【００１０】

【発明の目的】本発明は、上記のような従来技術の問題
を解決し、ＣＡＶ方式及びＭＣＡＶ方式の両方に対応可
能なパルスジェネレータを提供すると共に、より高い周
波数に基づくパルス列を生成できるパルスジェネレータ
を提供することにある。更にまた、このようなパルスジ
ェネレータを用いることにより、より高速回転での露光
が可能な光ディスク原盤露光装置を提供することを目的
としている。

【００１１】

【課題を解決するための手段】本発明は上記目的を達成
する為、＋端数レジスタ、−端数レジスタ、初期値レジ
スタ７、誤差レジスタ等を有するうるう信号発生回路
と、第１、第２、第３ＲＯＭ、分周回路、トラックパル
ス発生回路等を有する出力パルス発生回路を備えたパル
スジェネレータにおいて、分周数設定データレジスタ
と、トラックパルスレジスタと、トラックパルスの発生
に同期してデータをラッチする＋端数データラッチ回
路、及び−端数データラッチ回路、初期値データラッチ
回路、分周数設定データラッチ回路を設け、トラックパ
ルスに同期して出力パルスの周期を変えるように構成す
る。また、上記うるう信号発生回路と出力パルス発生回
路を備えたパルスジェネレータにおいて、１トラック内
の各出力パルスに対応した最終基本クロック分周数をあ
らかじめ算出して格納した第１ＲＯＭと、上記各出力パ
ルスに対応したディレイ出力パルス選択データをあらか
じめ算出して格納した第２ＲＯＭを出力パルス発生回路
に設ける。

【００１２】

【作用】分周数設定データレジスタと、トラックパルス
レジスタと、トラックパルスの発生に同期して、データ
をラッチする＋端数データラッチ回路、−端数データラ
ッチ回路、初期値データラッチ回路、分周数設定データ
ラッチ回路を設け、トラックパルスに同期してパルスジ
ェネレータの出力パルスの周期を変えるようにしたの
で、必要に応じて各トラック毎に異なる周波数のパルス
を出力することができる。

【００１３】また、１トラック内の各出力パルスに対応
した最終基本クロック分周数をあらかじめ算出して格納
した第１ＲＯＭと、上記各出力パルスに対応したディレ
イ出力パルス選択データをあらかじめ算出して格納した
第２ＲＯＭを出力パルス発生回路に設けたので、最終基
本クロック分周数やディレイ出力パルス選択データを出
力に要する時間を大幅に短縮することができる。

【００１４】

【実施例】以下、本発明の実施例を図面に従って詳細に
説明する。まず、フォーマッタクロックなどの周波数を
変えるには、前記の＋端数データ、−端数データ、初期
値データ、分周数データ（前記ｄ）、トラックパルスデ
ータを変更すればよい。トラックパルスデータとはトラ
ックパルスａ（図１４）を発生させるトラックパルス発
生回路19（図１４）内にあるトラックパルスカウンタ
（図１４には示されていない）にセットされるデータで
あって、前記分周パルスを計数して１トラック毎に１回
発生するものである。１トラック内で発生する分周パル
スの数は例えば図１４のパルスジェネレータの出力ｌが
フォーマッタクロックの場合は１トラック内に発生する
フォーマッタクロックのパルス数になる。ＭＣＡＶ方式
による露光で、外周トラックに移るに従ってフォーマッ
タクロックの周波数が高くなり、これに伴って、１トラ
ック当りのフォーマッタクロックのパルス数も大きくな
るので、トラックパルスデータも変える必要があるので
あることは上述したとうりである。

【００１５】図１は本発明によるデータレジスタ回路の
一実施例の要部を示すブロック図であって、上記図１３
の一部を構成するものである。図において、＋端数デー
タラッチ22、−端数データラッチ24、初期値データラッ
チ26は、それぞれ上記図１３に示す従来技術によるうる
う信号発生回路の＋端数レジスタ２、−端数レジスタ
３、初期値レジスタ７に相当する。また、＋端数データ
レジスタ21、−端数データレジスタ23、初期値データレ
ジスタ25、分周数設定データレジスタ27、トラックパル
スデータレジスタ29はデータバスｍに接続され、同様に
データバスに接続されたＣＰＵボード（図示されていな
い）が実行するプログラム等のソフトウェアによって＋
端数データｎ、−端数データｏ、初期値データｇ、分周
数設定データｒ、トラックパルスデータｓが各レジスタ
にセットされる。

【００１６】＋端数データ、−端数データ、初期値デー
タ、分周数設定データについては、トラックパルスａに
同期するトラックパルスａがＨigh でかつ分周パルスｊ
のＰｎパルスの立上りで、＋端数データラッチ22、−端
数データラッチ24、初期値データラッチ26、分周数設定
データラッチ28に各データをとり込むようにする。図２
はこのときの分周パルスｊとトラックパルスａの関係を
図示したものである。＋端数データラッチ、−端数デー
タラッチ、初期値データラッチ、分周数設定データラッ
チの各出力データのうち、＋端数データラッチデータ
ｎ′と−端数データラッチデータｏ′は上記図１３の第
１データ切換回路４へ入力され、初期値データラッチデ
ータｇ′は第２データ切換回路９へ入力される。分周数
設定データラッチデータｒ′は上記図１４に示す出力パ
ルス発生回路中の第１ＲＯＭ11及び第２ＲＯＭ12へ、ま
たトラックパルスデータｓはトラックパルス発生回路19
へ入力され、トラックパルス発生毎に内部にあるトラッ
クパルスカウンタを初期化する。

【００１７】このような構成であればＣＰＵボード上の
ソフトウェア等によってトラックパルスａが発生したこ
とを検知し、次のトラックパルスが発生するまでの間に
＋端数データレジスタ21、−端数データレジスタ23、初
期値データレジスタ25、分周数設定データレジスタ27及
びトラックパルスデータレジスタ29の各データを書き換
えておくことにより、図３に示す様に次のトラックパル
ス発生以後（図３のＰ₁ の発生から）それ以前に出力し
ていた出力パルスｌ（周期ｔ₁ ）の周期と異なる周期
（周期ｔ₂ ）のパルス列を出力させることができる。

【００１８】次に本実施例の例によって従来例で演算回
路を用いて行っていた演算動作部分を、あらかじめ計算
してその結果を格納したＲＯＭを用いて従来例と同様の
出力を得るための方法について述べる。図４はそのため
のパルスジェネレータの一例を示すブロック図である。
この図に示す装置は基本クロックｍの分周データを１ト
ラック中に発生すべき出力パルス相当個に対応して、格
納された第１のＲＯＭ30と同様に、各１トラック中に発
生する出力パルス相当個それぞれに対応したディレイ出
力パルス選択データを格納した第２のＲＯＭ31と第１及
び第２のＲＯＭを備え、これらにより次の出力パルスに
対する最終基本クロック分周数ｉとディレイ出力パルス
選択データを順次出力させるために、アドレスデータＡ
を生成するアドレスカウンタ回路32、分周回路16、ディ
レイ出力パルス発生回路17、ディレイ出力パルス選択回
路20、出力パルス選択データラッチ回路14、トラックパ
ルス発生回路19より構成される。アドレスカウンタ回路
32は分周パルスｊを計数することによりアドレスデータ
を生成し、またトラックパルスａの入力によりカウンタ
はリセットされ、アドレスデータも初期化される。

【００１９】なお、上記１トラック相当分の出力パルス
に対応した分周データ及びディレイ出力パルス選択デー
タを格納した第１及び第２のＲＯＭにより構成されるパ
ルスジェネレータ回路において、第１及び第２のＲＯＭ
の代わりに第１及び第２のＲＡＭとすることにより、こ
のＲＡＭを１トラック相当分の出力パルスに対応した分
周データ及びディレイ出力パルス選択データを外部から
アクセスするようプログラムし、またトラックパルス発
生回路19中のトラックパルスカウンタの初期化データも
プログラムによりアクセスすることによって、同様の出
力パルス列を得るように変形することも可能である。

【００２０】更に、ＲＯＭを用いたパルスジェネレータ
構成において、ＲＯＭを複数個用意し、これらを出力さ
せたい周波数に応じて選択的に使用することも可能であ
る。その構成を図５に示す。この図に示すＲＯＭを用い
たパルスジェネレータでは、分周データを格納するＲＯ
Ｍ301 と、ディレイ出力パルス選択データを格納するＲ
ＯＭ311 はペアとなっており、その数は設定数に応じて
ｎ組のペアが備えられ、これらのＲＯＭが選択され、そ
の格納データがそれぞれ分周回路16及び出力パルス選択
データラッチ回路14へ供給されることにより出力周波数
Ｆｉなるパルス列を得ることができる。同様に第１のＲ
ＯＭの第ｎ番目のＲＯＭ30ｎと第２のＲＯＭの第ｎ番目
のＲＯＭ31ｎが選択されると、第ｎ番目の出力周波数Ｆ
ｎなるパルス列を得ることができる。図において33はＲ
ＯＭ選択用の回路であり、Ｕ₁ …ＵｎはＲＯＭ選択信号
である。図において、トラックパルスａはＲＯＭ選択回
路33に入力されてないがこのトラックパルスをＲＯＭ選
択回路に入力し、トラックパルスａの発生に同期してＲ
ＯＭ選択を切り換えるようにすることも可能である。

【００２１】１トラック相当分の出力パルスに対応した
分周データ及びディレイ出力パルス選択データを外部よ
りプログラムによってアクセス可能な第１のＲＡＭ341
とＲＡＭ342 及び第２ＲＡＭ351 、ＲＡＭ352 からなる
パルスジェネレータの構成を図６に示す。なお、この図
では外部より指定したＲＡＭに対し、アドレスカウンタ
32の指定するアドレスデータに変わって外部から任意の
アドレスデータを指定するための手段および指定したデ
ータを書き込むための手段については省略してある。

【００２２】図６において第１のＲＡＭ、第２のＲＡＭ
はそれぞれ341 と351 、342 と352が対になって選択さ
れ、Ｕ₁ 、Ｕ₂ がそのための第１、第２のＲＡＭの選択
信号である。36はＲＡＭ選択回路であって、外部から与
えられるＲＡＭ選択データＤｓを入力し、トラックパル
スａに同期して、ＲＡＭ選択信号Ｕ₁ 、Ｕ₂ を出力す
る。このような構成では２組用意された第１、第２ＲＡ
Ｍのうちいづれか１組のデータが分周回路16、出力パル
ス選択データラッチ回路14に与えられ、この状態でもう
一方の第１、第２ＲＡＭに対しては、外部よりアドレス
を指定し、指定したデータを第１、第２ＲＡＭ内に書き
込むことができる。つまり、いま、一方の第１、第２Ｒ
ＡＭにＦ₁ という周波数を出力するためのデータがセッ
トされ、パルスが出力されているものとする。このとき
Ｆ₂ という周波数を出力するためのデータを、もう一方
の第１、第２ＲＡＭにセットし、セットし終ったらＲＡ
Ｍ選択データＤｓでこの第１、第２ＲＡＭで動作するよ
う切換えれば出力周波数は連続してＦ₁ からＦ₂ へ切換
わる。ここで再びＦ₁ を出力させるデータが格納されて
いたＲＡＭデータを所要のものに書き換える処理を順次
くり返えせば連続して何種類もの周波数のパルス列を出
力することができる。

【００２３】また図７には、上記図１４に示す第１の出
力パルス発生回路によって出力されるマスターパルスｌ
の１／２周期の位置にあるスレーブパルスＬを発生させ
るための第２の出力パルス発生回路を示す。また図８に
マスターパルスｌとスレーブパルスＬとの関係を示す。
この第２の出力パルス発生回路の基本的構成は図１４に
示す出力パルス発生回路と同じである。111 、112 、11
3 はそれぞれ第１のＲＯＭ11、第２のＲＯＭ12、第３の
ＲＯＭ13に相当するＲＯＭであり、114 、115、116 、1
17 、120 はそれぞれ出力パルス選択データラッチ回路1
4、加算回路15、分周回路16、ディレイ出力パルス発生
回路17、ディレイ出力パルス選択回路20に対応する。各
信号Ｆ、Ｈ、Ｈ´、Ｅ、Ｉ、Ｊ、Ｋ、Ｌはそれぞれ遅延
数データｆ、ディレイ出力パルス選択データｈ、ディレ
イ出力パルス選択ラッチデータｈ´、分周数データｅ、
最終基本クロック分周数ｉ、分周パルスｊ、ディレイ出
力パルスｋ、出力パルスｌに相当する。パルス発生回路
に入力される分周数設定データｄは第１の出力パルス発
生回路における分周数設定データｄに同じである。第１
のＲＯＭ111 と第２のＲＯＭ112 に格納されるデータは
マスターパルスの同期の１／２周期に対応した分周数デ
ータＥ及び遅延数データＦが格納されている。第３のＲ
ＯＭ13については第１の出力パルス発生回路における第
３のＲＯＭの内容と同等でよい。ｌ、ｊ、ｍ、ｈ′はそ
れぞれ第１の出力パルス発生回路における出力パルス
ｌ、分周パルスｊ、基本クロックｍ、ディレス出力パル
ス選択ラッチデータｈ′に等しい。図７における37は分
周回路16の分周動作を開始、停止するのに必要な分周動
作制御信号ｗを発生させるための分周動作制御信号発生
回路である。この回路は、第１の出力パルス発生回路の
分周パルスｊの入力により、分周回路16が動作し、分周
回路自身が分周パルスｊを発生したことをもって分周動
作を停止させる分周動作制御信号ｗを発生する。また、
39はマスターパルスｌとスレーブパルスＬのＯＲ出力を
得るためのＯＲ回路である。本実施例による最終の出力
パルスｌＬはマスターパルスｌの周期の１／２周期のパ
ルスとなり従来の倍の周波数の出力が可能となる。

【００２４】この他第２の出力パルス発生回路のスレー
ブパルス発生周期を、マスターパルスの周期の１／２周
期にのみ限らず、１／３周期、２／３周期等とし、１／
３周期のスレーブパルス発生回路と２／３周期のスレー
ブパルス発生回路を並列に加え、マスターパルスと各ス
レーブパルスのＯＲを求めて出力パルスとすることも可
能である。また、スレーブパルス発生回路の分周データ
Ｉおよびディレイ出力パルス選択データＨもあらかじめ
計算しておくことが可能で、第１のＲＯＭ111、第２の
ＲＯＭ112 、第３のＲＯＭ113 及び加算回路115 は上記
計算結果を来多くしたＲＯＭあるいはＲＡＭに置き換え
て構成することも可能である。

【００２５】図９に本発明による信号発生装置の一実施
例を示すブロック図を示す。40はパルスジェネレータ回
路であり、プリフォーマット信号発生回路41の動作の基
本となるフォーマッタクロックＲとターンテーブル回転
速度指令パルスＴと横送り速度指令パルスＳを発生させ
る機能を有する。プリフォーマット信号発生回路41はフ
ォーマッタクロックＲに同期して、任意のプリフォーマ
ット信号Ｐを出力する。42、43、44はそれぞれ、フォー
マッタクロックＲ発生用の第１のパルスジェネレータ、
ターンテーブル回転速度指令用の第２のパルスジェネレ
ータ、横送り回転速度指令用の第３のパルスジェネレー
タである。各パルスジェネレータは例えば図１３〜図１
５、及び図１〜図６に示すパルスジェネレータで構成さ
れている。ただし、フォーマッタクロック、ターンテー
ブル回転速度指令パルス、横送り速度指令パルスはそれ
ぞれ、出力周波数域が異なるので各パルスジェネレータ
の出力パルスを分周し、それぞれの出力周波数が得られ
るようにするための分周回路が付加されている（図示さ
れていない）。

【００２６】また、図示していないが、パルスジェネレ
ータ回路40には各パルスジェネレータに任意の周波数の
パルス列を出力させるために、＋端数データ、−端数デ
ータ、初期値データ、分周数設定データ、トラックパル
スデータ等の各種データを設定する必要があるが、その
ための手段も含んでいる。なお、45は各パルスジェネレ
ータの基本分周クロックを与える発振器である。

【００２７】また、図示されていないがフォーマッタク
ロック発生用パルスジェネレータ42、ターンテーブル回
転速度指令パルスジェネレータ43、横送り回転速度指令
パルスジェネレータ44を同期させて動作させるためのス
タート回路や、更にはプリフォーマット信号発生回路41
とデータD のやりとりを行なうための通信手段も含まれ
ている。46はトラックパルスの発生を検知するためのト
ラックパルス発生検出回路で、その出力がパルスジェネ
レータ回路40内に搭載されるソフトウェアにより検知可
能なように構成される。プリフォーマット信号発生回路
41において、47はプリフォーマット信号出力スタート信
号ｇｏから、トラックパルスＴＰに同期したトラックパ
ルス同期出力スタート信号ＧＯを発生するためのトラッ
クパルス同期出力スタート信号発生回路である。また、
プリフォーマット信号発生回路41には、外部より与えら
れるフォーマット指定にもとづき各種プリフォーマット
信号を発生するための手段及びパルスジェネレータ回路
40と、データＤのやりとりをするための通信手段を有す
る（図示せず）。Ｐはプリフォーマット信号、49はデー
タのやりとりを行なうためのデータの伝送路である。

【００２８】図１０に本発明によるトラックパルス、フ
ォーマッタクロック、ターンテーブル回転速度指令パル
ス、プリフォーマット信号Ｐの関係の一例を示す。即
ち、プリフォーマット信号はトラックパルスに同期して
出力スタートされており、かつ、トラック内のフォーマ
ッタクロックとターンテーブル回転速度指令パルスは完
全に同期したパルス列として供給されているので、Ｎト
ラックの０セクターの先頭におけるトラックパルスＴＰ
とプリフォーマット信号Ｐの関係は、常に図１０に示す
ごとく各パルスの所要位置に同期させることができる。
図においてａはプリフォーマット信号の０セクターの先
頭である。

【００２９】次に上記プリフォーマット信号発生回路を
用いてＭＣＡＶ方式のプリフォーマット信号を露光する
場合の具体的方法について説明する。光ディスクの露光
領域を半径方向に複数の領域に分け、それぞれの領域で
異なるフォーマッタクロック周波数によるプリフォーマ
ット信号の露光が行われる場合について考える。

【００３０】図１１(a) にパルスジェネレータ回路のソ
フトウェアフロー、同図(b) にプリフォーマット信号発
生回路のソフトウェアフローを示す。本実施例では、あ
る基準となるトラック番号Ｎ₀ を設定し、プリフォーマ
ット信号発生回路より、データＣとしてトラック番号が
Ｎ₀ であることを現わすデータＮ₀ をパルスジェネレー
タ回路に対して送信する。パルスジェネレータ回路では
データＣを常時読み込み、データがＮ₀ になるのを待つ
（ＳＴ２）。データＮ₀ を受信した時点で内部にもつト
ラック番号カウンタＴＮの値をＮ₀ とする（ＳＴ３）。
それ以降はトラックパルスの発生を検知しながら、トラ
ック番号をカウントしていく（ＴＮ＝ＴＮ＋１）（ＳＴ
５）。つまり、所定のトラック番号、Ｎ₀ となった時点
からパルスジェネレータ回路及びプリフォーマット信号
発生回路内部にもつトラック番号カウンタＴＮは同じ値
を示すことになる。

【００３１】また、パルスジェネレータ回路及びプリフ
ォーマット信号発生回路にはそれぞれトラック番号ＴＮ
に応じて領域を判定し、それぞれの領域に応じたフォー
マッタ用クロック周波数及びプリフォーマット信号を出
力する処理がなされる（ＳＴ６）。ここで、フォーマッ
タ用クロック周波数の切換えはトラックパルスに同期し
て行なわれるので前記ＴＮ＝Ｎ₀ の設定は１つ前のトラ
ック中に処理されるようにしなければいけない。また、
上記のトラック番号カウンタを合わせるために、プリフ
ォーマット信号発生回路から、パルスジェネレータ回路
へ知らせるデータＮｏはパルスジェネレータ回路が、設
定されたトラック番号になったこがわかればよいだけな
ので、どのようなデータでもよい。

【００３２】図１２(a) は他の実施例を示すパルスジェ
ネレータ回路のソフトウェアフロー、図１２(b) はプリ
フォーマット信号発生回路のソフトウェアフローであ
る。本実施例では、プリフォーマット信号発生回路から
絶えず領域を示すデータＺｎをパルスジェネレータに送
信する。パルスジェネレータ回路は絶えずプリフォーマ
ット信号発生回路から送られてくる領域を示すデータＺ
ｎを読みとり領域Ｚｎに応じたフォーマッタクロック周
波数を出力させるようデータの設定を行なう。

【００３３】本実施例によれば、パルスジェネレータ回
路30内にフォーマッタクロック発生用パルスジェネレー
タ32、ターンテーブル回転速度指令パルスジェネレータ
33、横送り回転速度指令パルスジェネレータ34を含んで
いるのでトラックパルスに同期して、フォーマッタクロ
ック周波数を変えた場合と同じようにトラックパルスに
同期して、横送り速度指令パルスの出力周波数を変え露
光ピッチを変えることも可能である。

【００３４】従って、上記信号発生装置は、ＣＡＶ方
式、ＭＣＡＶ方式のどちらの方式に対しても同一構成の
まま対応できる。また、上記信号発生装置を光ディスク
原盤露光装置に搭載することによりＭＣＡＶ方式及びＣ
ＡＶ方式による光ディスク原盤露光が可能となる。更に
また、本発明によるパルスジェネレータは光ディスク原
盤露光装置だけでなく、同期した数種類のパルス列を必
要とする電子機器一般に広く適用することができる。

【００３５】

【発明の効果】以上説明したように、本発明を適用した
パルスジェネレータによれば、光ディスクのトラックに
対応して、異なる周波数のパルスを出力できるので、パ
ルスジェネレータによった信号発生装置を光ディスク露
光装置に搭載すれば、ＭＣＡＶ方式及びＣＡＶ方式のど
ちらにも対応し得る光ディスク露光が可能となる。ま
た、最終基本クロック分周数やディレイ出力パルス選択
データを出力するまでの時間が早くなるので、より高い
周波数のパルスを生成できるパルスジェネレータを構成
することが可能となる。

【００３６】また、出力パルス発生回路におけるＲＯＭ
化により複雑な演算回路が不要になるので、信頼性が高
い、しかも安価なパルスジェネレータを実現する上で効
果がある。更にまた、複数の出力周波数に対応できるよ
うに構成され、その中から任意に選択できるように構成
されているので、簡単に出力周波数を選択可能となり、
融通性、機能性を共に向上したパルスジェネレータの製
作が可能である。

【図１】本発明に係るデータレジスタ回路の一実施例の
要部を示すブロック図。

【図２】図１におけるデータ取り込みのタイミングを示
すタイミングチャート図。

【図３】本発明による分周パルスの周期切換えタイミン
グ例を示すタイミングチャート図。

【図４】本発明によるＲＯＭを用いたパルスジェネレー
タの一実施例を示すブロック図。

【図５】本発明によるＲＯＭを用いたパルスジェネレー
タの他の実施例を示すブロック図。

【図６】本発明によるＲＡＭを用いたパルスジェネレー
タの一実施例を示すブロック図。

【図７】本発明によるスレーブパルスを発生させるパル
スジェネレータの一実施例を示すブロック図。

【図８】図７に係るマスターパルスとスレーブパルスの
関係を示すタイミングチャート。

【図９】本発明に係る信号発生装置の一実施例を示すブ
ロック図。

【図１０】図９のタイミングを示すタイミングチャー
ト。

【図１１】（ａ）及び（ｂ）は図１０に係るソフトウェ
アフローの一実施例を示すフローチャート。

【図１２】（ａ）及び（ｂ）は図１０に係るソフトウェ
アフローの他の実施例を示すフローチャート。

【図１３】従来技術によるうるう信号発生回路を示すブ
ロック図。

【図１４】従来技術による出力パルス発生回路を示すブ
ロック図。

【図１５】（ａ）及び（ｂ）は従来技術及び本発明に係
る出力パルスの位相を説明するためのタイミングチャー
ト。

１…うるう信号発生回路、２…＋端数レジスタ、３…−
端数レジスタ、４…第１データ切換え回路、５…誤差レ
ジスタ、６…加算回路、７…初期値レジスタ、８…うる
う信号ラッチ回路、９…第２データ切換え回路、11…第
１ＲＯＭ、12…第２ＲＯＭ、13…第３ＲＯＭ、14…出力
パルス選択データラッチ回路、15…加算回路、16…分周
回路、17…ディレイ出力パルス発生回路、18…タイミン
グパルス発生回路、19…トラックパルス発生回路、20…
ディレイ出力パルス選択回路、21…＋端数データレジス
タ、22…＋端数データラッチ、23…−端数データレジス
タ、24…−端数データラッチ、25…初期値データレジス
タ、26…初期値データラッチ、27…分周数設定データレ
ジスタ、28…分周数設定データラッチ、29…トラックパ
ルスデータレジスタ、30…第１のＲＯＭ、31…第２のＲ
ＯＭ、32…アドレスカウンタ、33…ＲＯＭ選択回路、36
…ＲＡＭ選択回路、37…分周動作制御信号発生回路、39
…ＯＲ回路、40…パルスジェネレータ回路、41…プリフ
ォーマット信号発生回路、42…第１のパルスジェネレー
タ、43…第２のパルスジェネレータ、44…第３のパルス
ジェネレータ、45…発振器、46…トラックパルス発生検
出回路、47…トラックパルス同期出力スタート信号発生
回路、49…データ伝送路、111 …第１ＲＯＭ、112 …第
２ＲＯＭ、113 …第３ＲＯＭ、114 …出力パルス選択デ
ータラッチ回路、115 …加算回路、116 …分周回路、11
7 …ディレイ出力パルス発生回路、120 …ディレイ出力
パルス選択回路、301 〜30ｎ…ＲＯＭ、311 〜31ｎ…Ｒ
ＯＭ、341 、342 、351 、352 …ＲＡＭ。