JPH0339423B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明は２つの２進数値データの差をパルス幅
に変換し出力するパルス幅変換装置に関する。 〔発明の背景〕 ｎビツトの通常２進コードであらわされるＡ，
B2つの数値データの差を検出し、その大きさを
パルス幅の大小に変換して制御信号とすること
は、数値制御技術分野において広く行われるとこ
ろである。従来、この制御信号を得るためのパル
ス幅変換装置は３つの回路部からなるものであ
る。すなわち、２つの数値データの差を検出する
検出回路部と、この検出結果を一時記憶する記憶
回路部と、記憶内容に応じパルス幅変換する変換
回路部との３つである。この従来のパルス幅変換
装置は、３つの個別回路間を接続する配線が当然
必要となるので、装置構成が複雑となるのみか、
応答速度も遅いという由々しき欠点を有する。 〔発明の目的〕 本発明の目的は、通常２進コードであらわされ
る２つの数値データの差を直接にパルス幅変換で
きるパルス幅変換装置を提供することである。 〔発明の構成〕 本発明のパルス幅変調装置は、ｎビツトの２進
数である第１のデータの第１の数値および第２の
データの否定データの第２の数値をそれぞれの桁
に対応するビツト別にそれぞれクロツクおよびそ
の反転クロツクとを用いて抽出して第１〜第ｎの
抽出ビツトをそれぞれ出力し、かつ前記クロツク
の一周期幅に前記各数値の各桁に対応してそれぞ
れ比例させたパルス幅をもたせ互いにずれたタイ
ミングの第１〜第ｎのゲート・クロツクにより、
それぞれ前記第１〜第ｎの抽出ビツトをゲートし
第１〜第ｎのビツト荷重値パルス数列信号をそれ
ぞれ出力する第１〜第ｎのビツト荷重値パルス数
列変換回路と、 前記クロツクの１周期分と前記第１〜第ｎのゲ
ート・クロツクとの総和からなる一変換周期当り
１個の単位パルス列信号を前記クロツクと同一パ
ルス幅で前記各ゲート・クロツクと異なるタイミ
ングに出力するパルス信号発生回路と、 前記第１〜第ｎのビツト荷重値パルス数列信号
と前記単位パルス列信号とを合せて出力するパル
ス列信号出力回路とを有することを特徴とする。 本発明においては、一般に２つの数値データＡ
およびＢの差Ａ−Ｂが、これと等価な和の論理式
Ａ＋＋１に変換されることを利用して、これを
論理回路によつて構成したことを特徴とする。従
つて回路装置全体はきわめて簡単化され、小形化
され、複雑な回路接続部を含まず、且つデータ変
化にきわめて迅速に応答できる好まましい特性の
パルス幅変換装置を得ることが可能である。以下
図面を参照して本発明を詳細に説明する。 〔実施例〕 第１図は本発明の一実施例によるパルス幅変換
装置の構成を示すブロツク図である。 本発明のパルス幅変換装置は、Ａ，B2つの数
値データの一つを否定データ（例えば）に変換
して入力させ、これら２つの入力データをそれぞ
れのビツト荷重値パルス数列信号に変換するビツ
ト荷重値パルス数列信号変換回路M₁と、これら
２つのビツト荷重値パルス数列信号と１個の単位
パルス信号Ｐを一変換周期の時間軸上で互いに重
ね合わせ、論理式Ａ＋＋１に従うパルス幅変換
出力Ｙを形成するパルス列信号論理和演算回路
M₂とを含む。 ここで本実施例のタイミング関係を説明する。
本実施例では、図示されていないパルス信号発生
回路が、クロツク信号Ckを基準にして単位パル
ス列信号Ｐおよび数値データの各桁に対応してパ
ルス幅が重みづけられた各ゲート・クロツクCk′₁
〜Ck′_oを出力する必要がある。これら単位パルス
列信号Ｐの１クロツク相当分と各ゲート・クロツ
クCk′₁〜Ck′_oとの総和が一変換周期Ｔに相当す
る。なお、これらクロツクは、クロツクCkを基
にしてカウンタ、デコーダ、ゲート回路を組合せ
た従来の技術により容易に発生させることが出来
る。 また、ビツト荷重値パルス数列信号は、入力デ
ータの各ビツトをビツト自身の荷重値に等しいパ
ルス数列にそれぞれ変換して、変換周期の時間軸
上に展開し配列したものである。入力データＡお
よびにそれぞれ対応する２つのビツト荷重値パ
ルス数列信号とパルス信号発生回路（図示せず）
から一変換周期Ｔ当り１個出力される単位パルス
信号Ｐとは、一変換周期の時間軸上で互いに重ね
合わされるとき、互いにパルス数を加算し合うよ
うに、３つの信号は一つのクロツク信号で制御さ
れると共に、互いに異なる位相を持つように作ら
れねばならない。このクロツク信号にはビツト抽
出クロツクCKが用いられる。すなわち、２つの
入力データのビツトは、ビツト抽出クロツクCK
により、同じ重みのビツト別にそれぞれ交互に周
期的に繰返し抽出される。言うまでもなく２つの
入力データから全てのビツトを１回づつ抽出する
までの時間が一変換周期に相当する。抽出された
各ビツトは、このビツト抽出クロツクCkのパル
ス幅にビツト自身の重み係数を乗じた時間幅を持
つクロツクCK₁〜CKnとの論理積により順次ゲー
トされ、ビツト自身の荷重値に等しいパルス数列
にそれぞれ変換されたうえ、変換周期の時間軸上
に配列され、入力データＡおよびそれぞれのビ
ツト荷重値パルス数列信号が作成される。以上ビ
ツト荷重値パルス数列信号変換回路M₁で作られ
た２つのビツト荷重値パルス数列信号は、それぞ
れビツト抽出クロツクCKと同期し、且つ１クロ
ツクの位相差を備える。これら変換信号は１個の
単位パルス信号Ｐと共にパルス列信号論理和演算
回路M₂に入力される。この１個の単位パルス信
号Ｐは、同じくビツト抽出クロツクCKに同期し
且つビツト抽出とは異なるタイミングで発生され
たビツト抽出クロツクと等しい時間幅のパルスを
１個備えたパルス列信号である。これらビツト荷
重値パルス列信号および単位パルス信号とは、パ
ルス列信号論理和演算回路M₂で論理和演算され、
変換周期の時間軸上にそれぞれのパルス数を加算
し合うよう重ね合わされてパルス幅変換出力Ｙと
して出力される。 第２図および第３図は、それぞれ本発明の一実
施例によるパルス幅変換装置の具体的例を示す接
接回路図およびタイム・チヤート図で、数値デー
タが３ビツト構成の場合を示す。本実施例では、
入力データのＡおよびの各ビツトa₁〜a₃，b₁〜
b₃は、ビツト抽出クロツクCKのロー(L)およびハ
イ(H)の各レベルでそれぞれ抽出され、論理積ゲー
ト・クロツクC′_K1〜C′_K3との論理積により順次ゲ
ートされる。従つて最短の変換周期Ｔで応答動作
できる最も好ましい実施例である。このとき論理
積ゲート・クロツクC′_K1〜C′_K3の各パルス幅は、
各入力データ個々のクロツクC_K1〜C_K3のパルス幅
の和に等しく設定される。すなわちビツト抽出ク
ロツクCKのパルス幅に2¹，2²および2³を乗じた
パルス幅にそれぞれ設定される。数値データがｎ
ビツトの場合に一般化すれば、これらの乗数は
2¹，2²，…，2ⁿとして表わすことができる。ま
た、このときのビツト抽出クロツクCKは2ⁿビツ
トの繰返し信号を用いればよいことも明らかであ
る。 第３図のタイム・チヤート図は、a₁，₁が、
それぞれLBS，a₃，₃がそれぞれMSBの場合を
示している。入力データＡのa₁，a₂，a₃の各ビツ
トは、インバータＮを介しビツト抽出クロツク
CKをレベル反転したクロツクと論理積回路１，
５および９でそれぞれ論理積演算され、入力デー
タの₁，₂，₃の各ビツトは、ビツト抽出
クロツクCKと論理積回路２，６および１０でそ
れぞれ論理積演算されて第１〜第３の抽出ビツト
となる。これらの演算結果は論理回路３，７およ
び１１にそれぞれ入力される。従つて論理和回路
３，７および１１からは、ビツト抽出クロツク
CKのレベルが、ロー(L)のとき入力データＡの各
ビツトが、ハイ(H)のとき入力データの各ビツト
がそれぞれ出力され、論理積回路４，８および１
２にそれぞれ入力される。論理積回路４，８およ
び１２において、入力データの各ビツトは、それ
ぞれの持つ重み別に論理積ゲート・クロツクC′_K1
〜C′_K3との間に論理積演算され、それぞれの荷重
値数に等しいパルス数列の信号P₁，P₂およびP₃
に変換されゲートされる。ここで論理回路１〜４
が第１ビツトのビツト荷重値パルス数列変換回路
Ｍ１に相当し、論理回路５〜８，９〜１２がそれ
ぞれ第２、第３ビツトのビツト荷重値パルス数列
変換回路Ｍ１に相当する。このときの論理積ゲー
ト・クロツクC′_K1〜C′_K3のパルス幅は、ビツト抽
出クロツクC_Kのパルス幅にそれぞれ２（＝2¹），４
（＝2²）および８（＝2³）を乗じたものを用い得る
ことは既に説明した通りである。また信号p₁，p₂
およびp₃は、それぞれ２つの入力データにおける
同一重みのビツトに対する変換信号の総称として
用いたことを注意する。 かくして、変換信号p₁，p₂およびp₃は否定論理
和回路１３および否定論理積回路１４に入り、単
一パルス制御信号ｐとの間の論理積演算により、
変換周期Ｔの時間軸上にそれぞれのパルス数列を
配列した所望のパルス幅変換出力Ｙとなる。ここ
では論理回路１３，１４がパルス列信号論理和演
算回路Ｍ２に相当し、パルス列信号出力回路とな
る。例えば入力データＡを110，Ｂを011とした場
合の変換出力Y₁はY₁＝Ａ＋＋１＝1011から、
ビツト抽出クロツクCkのパルス幅を単位として
１変換周期Ｔ（第３図参照）において等価的に11
個分のパルス幅を持つものとなり、同様に100，
101とした場合はY₂＝0111となるので１変換周期
Ｔにおいて等価的に７個分のパルス幅信号に変換
される。なお、後述の第３図についての説明から
明らかになるように、本発明による装置では、１
変換周期内にハイレベル期間とロウレベル期間と
が各々１度だけ存在するような変換出力が得られ
るのではなく、それらの期間は複数回存在するが
ハイレベル期間の総和とロウレベル期間の総和と
の比が二つの入力データの差に対応した変換出力
が得られることに注意されたい。 第３図のタイム・チヤート図ではＡ＝110，Ｂ
＝011（＝100）の入力データの各ビツトが論理
積ゲート・クロツクC′_K1〜C′_K3で信号p₁〜p₃に変
換される様子が示されている。この場合、入力デ
ータＡおよびのLSB（a₁，₁）は共に“０”で
あるので信号p₁には図のようにパルス列が出力さ
れず、またMSB（a₃，₃）は共に“１”である
ので、データＡおよびの変換信号p₃aおよびp₃
ｂにはそれぞれ４個のパルス数列が出力される。
またビツトa₂および₂に相当するものはそれぞ
れ“１”および“０”であるので、変換信号p₂
にはパルス列が出力されず、p₂aにのみ２個のパ
ルス数列が出力される。これらの変換信号は単一
パルス信号と共に否定論理積回路１４で加算さ
れ、その結果、１変換周期Ｔ内にハイレベルとな
つている期間がビツト抽出クロツクCKのパルス
幅の11個分に相当する出力Y₁が得られる。同様
に、Ａ＝100，Ｂ＝101（＝010）の入力データに
対しては１変換周期Ｔ内にハイレベルとなつてい
る期間がクロツクCKのパルス幅の７個分に相当
する出力Y₂が得られる。言うまでもなく各変換
信号に含まれるパルス数は、全く出力されない場
合を含め、ビツト自身の荷重値にそれぞれ等し
い。 以上を要約して、２つの数値データの差と変換
出力Ｙのパルス割当て数との関係を表(1)に示せば
次の通りである。

【表】 この関係はビツト入力がMSBからLSBの順序
の場合のときも全く変わることはない。 従つて、これをｎビツト・データの場合に一般
化すれば、次表(2)が得られる。

【表】 以上詳細に説明したように、本発明のパルス幅
変換装置は、従来のように複数個の回路部に分割
することなく、簡単な組合せ論理回路で構成し得
るので構成が容易であり、且つ入力データの変化
に対する応答がきわめて迅速であるなど大きな特
長を有するものである。

【図面の簡単な説明】

第１図は本発明のパルス幅変換装置の構成を示
すブロツク図、第２図および第３図は、それぞれ
本発明のパルス幅変換装置の一実施例を示す接続
回路図である。 Ａ，…入力データ、C_K…ビツト抽出クロツ
ク、C_K1〜CKn，C′_K1〜C′_Kｎ…論理積ゲート・ク
ロツク、M₁…ビツト荷重値パルス数列信号変換
回路、M₂…パルス列信号論理和演算回路、Ｙ，
Y₁，Y₂…パルス幅変換出力、Ｐ…単一抽出クロ
ツク幅パルス信号、a₁，a₂，a₃…入力データＡの
各ビツト、₁，₂，₃…入力データの各ビ
ツト、１，２，４，５，６，８，９，１０，１２
…論理積回路、１４…否定論理積回路、３，７，
１１…論理和回路、１３…否定論理和回路、…
単一パルス制御信号、p₁，p₂，p₃，p₂a，p₃a，p₃
ｂ…ビツト荷重値パルス数列信号。

Claims (1)

1. 【特許請求の範囲】 １ ｎビツトの２進数である第１のデータの第１
   の数値および第２のデータの否定データの第２の
   数値をそれぞれの桁に対応するビツト別にそれぞ
   れクロツクおよびその反転クロツクとを用いて抽
   出して第１〜第ｎの抽出ビツトをそれぞれ出力
   し、かつ前記クロツクの一周期幅に前記各数値の
   各桁に対応してそれぞれ比例させたパルス幅をも
   たせ互いにずれたタイミングの第１〜第ｎのゲー
   ト・クロツクにより、それぞれ前記第１〜第ｎの
   抽出ビツトをゲートし第１〜第ｎのビツト荷重値
   パルス数列信号をそれぞれ出力する第１〜第ｎの
   ビツト荷重値パルス数列変換回路と、 前記クロツクの１周期分と前記第１〜第ｎのゲ
   ート・クロツクとの総和からなる一変換周期当り
   １個の単位パルス列信号を前記クロツクと同一パ
   ルス幅で前記各ゲート・クロツクと異なるタイミ
   ングに出力するパルス信号発生回路と、 前記第１〜第ｎのビツト荷重値パルス数列信号
   と前記単位パルス列信号とを合せて出力するパル
   ス列信号出力回路とを有することを特徴とするパ
   ルス幅変換装置。