JP2001127636A

JP2001127636A - Ｐｗｍ信号発生装置

Info

Publication number: JP2001127636A
Application number: JP30615499A
Authority: JP
Inventors: Takashi Yamao; 隆山尾; Yukihiro Dojiro; 行広堂城
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-10-28
Filing date: 1999-10-28
Publication date: 2001-05-11

Abstract

(57)【要約】【課題】動作クロックの周波数を変えず、かつ出力応
答性を落とさずに出力値の設定分解能を上げることがで
きるＰＷＭ信号発生装置を提供する。【解決手段】設定をｐビット分上げた（ｎ＋ｐ）ビッ
トの出力目標値を上位ｎビットと下位ｐビットに別け、
動作クロック１周期毎にカウントアップする（ｎ＋ｐ）
ビットカウンタの下位ｎビットカウント値と出力目標値
上位ｎビットとを比較し、一方（ｎ＋ｐ）ビットカウン
タの上位ｐビットと出力目標値下位ｐビットとを比較
し、そして２つの比較結果に基づいてＰＷＭ信号を発生
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅変調方式
により一定の周期および振幅のパルス信号のパルス幅を
変化させたＰＷＭ信号を発生するＰＷＭ信号発生装置に
関するものである。

【０００２】

【従来の技術】従来から、デジタルアナログ変換装置の
１つとして、パルス幅変調（ＰｕｌｓｅＷｉｄｔｈ
Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）方式により、一定の周
期および振幅のパルス信号のパルス幅を変化させたＰＷ
Ｍ信号を発生するＰＷＭ信号発生装置が、一般的に使用
されている乗算型またはＲ−２Ｒ型のデジタルアナログ
変換装置に比べ、簡単に構成でき回路も小さくできるこ
とから、あまり高精度を必要としない場合に広く使用さ
れている。

【０００３】このような従来のＰＷＭ信号発生装置につ
いて、図面を参照しながら以下に説明する。図５は従来
のＰＷＭ信号発生装置の構成を示すブロック図である。
図５において、５０１はＰＷＭ信号のＨレベル出力幅目
標値でｎビットの値、５０２はｎビット値保持回路、５
０３はａヘルツの基準クロック、５０４はｎビットアッ
プカウンタ回路、５０５はｎビット保持値で、ｎビット
値保持回路５０２によって保持された値、５０６はｎビ
ットカウント値で、ｎビットアップカウンタ回路５０４
によってカウントされた値、５０７はｎビット比較器、
５０８は発生されたＰＷＭ信号である。

【０００４】以上のように構成されたＰＷＭ信号発生装
置について、ＰＷＭ信号の発生方法を以下に説明する。
まず、ＰＷＭ信号発生装置からＰＷＭ信号として出力し
たいＨレベル出力幅目標値５０１をｎビットで入力す
る。そして、ｎビット値保持回路５０２で、ｎビットの
Ｈレベル出力幅目標値５０１を記録保持する。

【０００５】一方、ｎビットのｎビットアップカウンタ
回路５０４は、基準クロック５０３の１周期ごとにカウ
ントアップし、ｎビットカウント値５０６を出力する。
なお、ｎビットアップカウンタ回路５０４は、オーバー
フローでｎビットカウント値５０６がゼロに戻り、再度
ゼロからカウントアップを行う。オーバーフローから次
のオーバーフローまでがＰＷＭ出力の一周期となり、こ
れをキャリア周期と呼ぶ。

【０００６】ｎビットアップカウンタ回路５０４の出力
値であるｎビットカウント値５０６が、保持されたｎビ
ット保持値５０５未満の時、ｎビット比較器５０７は、
ＰＷＭ信号５０８としてＨレベルを出力する。次に、ｎ
ビットアップカウンタ回路５０４からのｎビットカウン
ト値５０６が、保持されたｎビット保持値５０５以上
で、かつ、ｎビットアップカウンタ回路５０４がオーバ
ーフローし、ゼロに戻るまで、ｎビット比較器５０７
は、ＰＷＭ信号５０８としてＬレベルを出力する。

【０００７】以上のようにして、ＰＷＭ信号発生装置
は、一定の周期および振幅のパルス信号から、そのパル
ス幅を変化させたＰＷＭ信号を発生することができる。

【０００８】

【発明が解決しようとする課題】以上のように図５に示
す従来のＰＷＭ信号発生装置に基づいて、例えばＰＷＭ
信号のＨレベル出力幅目標値の設定段階をｐビット分増
加させようとした場合について、図面を参照しながら以
下に説明する。図６は、図５に示す従来のＰＷＭ信号発
生装置に基づいて、ＰＷＭ信号のＨレベル出力幅目標値
の設定段階をｐビット分増加させようとした場合の構成
を示すブロック図である。図６において、６０１はＰＷ
Ｍ信号のＨレベル出力幅目標値で、（ｎ＋ｐ）ビットの
値、６０２は（ｎ＋ｐ）ビット値保持回路、６０３は
（ａ×２^p）ヘルツの基準クロック、６０４は（ｎ＋
ｐ）ビットアップカウンタ回路、６０５は（ｎ＋ｐ）ビ
ット保持値で、（ｎ＋ｐ）ビット値保持回路６０２によ
って保持された値、６０６は（ｎ＋ｐ）ビットカウント
値で、（ｎ＋ｐ）ビットアップカウンタ回路６０４によ
ってトカウントされた値、６０７は（ｎ＋ｐ）ビット比
較器、６０８は発生されたＰＷＭ信号である。

【０００９】このＰＷＭ信号発生装置の動作について
は、図５に示した従来のＰＷＭ信号発生装置で説明した
ものと同等であり、図５におけるｎビットの出力幅目標
値５０１からｐビット分増加させたＨレベル出力幅目標
値６０１は、（ｎ＋ｐ）ビットの目標値設定ができるの
で、Ｈレベル出力幅の設定分解能を２のｐ乗倍にするこ
とが可能になる。

【００１０】しかし、Ｈレベル出力幅目標値６０１とし
てｐビット分増加させ、かつ、図５の回路と同じキャリ
ア周期のＰＷＭ信号発生装置を実現するには、図５と同
じキャリア周期で図６の（ｎ＋ｐ）ビットアップカウン
タ回路６０４をオーバーフローさせる必要があり、使用
する基準クロック６０３は、図５に示す基準クロック５
０３に比べて、２のｐ乗倍の基準クロックが必要とな
る。

【００１１】本来、簡単に構成できるのが特長であるＰ
ＷＭ信号発生装置において、基準クロックを上げるの
は、あらたに別に周波数の高いクロックを準備する必要
がある上に、回路の複雑化および消費電力増加のデメリ
ットが生まれ、ＰＷＭ信号発生装置の利用価値が半減し
てしまうという問題点を有していた。一方、例えば動作
周波数を上げずにノイズシェイブ処理を行うことで、Ｐ
ＷＭ信号のＨレベル出力幅目標値の設定段階をｐビット
分増加させようとした場合について、図面を参照しなが
ら以下に説明する。

【００１２】図７は、動作周波数を上げずにノイズシェ
イブ処理を行うことで、ＰＷＭ信号のＨレベル出力幅目
標値の設定段階をｐビット分増加させようとした場合の
構成を示すブロック図である。図７において、７０１は
ＰＷＭ信号のＨレベル出力幅目標値で、（ｎ＋ｐ）ビッ
トの値、７０２は出力幅目標値７０１のうちの上位ｎビ
ット値、７０３は出力幅目標値７０１のうちの下位ｐビ
ット値、７０４はｐビット加算器、７０５はｐビット加
算器７０４のオーバーフロー信号、７０６はｎビット加
算器、７０７はｎビット加算器７０６のｎビット加算結
果、７０８はｎビット値保持回路、７０９はａヘルツの
基準クロック、７１０はｎビットアップカウンタ回路、
７１１はｎビット保持値で、ｎビット値保持回路７０８
によって保持された値、７１２はｎビットカウント値
で、ｎビットアップカウンタ回路７１０によってカウン
トされた値、７１３はｎビット比較器、７１４は発生さ
れたＰＷＭ信号である。

【００１３】このＰＷＭ信号発生装置の動作としては、
ｐビット加算器７０４が出力幅目標値７０１のうちの下
位ｐビット値７０３をキャリア周期毎に加算し、その加
算結果がオーバーフローした時に、オーバーフロー信号
７０５として１基準クロック分のＨパルスを出力する。
なお、ｐビット加算器７０４はオーバーフローすると零
から再び加算を始める。ｎビット加算器７０６は、オー
バーフロー信号７０５がＨレベルになったときのみ、出
力幅目標値７０１のうちの上位ｎビット値７０２に１を
加算し、ｎビット加算結果７０７を出力する。

【００１４】このように切り捨てた値を加算していき、
切り捨て項の加算値が桁上がりするまでになったら、出
力幅目標値７０１に１加算し、値切り捨てによる分解能
落ちを補う処理を一般にノイズシェイブと呼んでいる。
このノイズシェイブ処理後の値を、図５で示した従来の
ＰＭＷ信号発生装置と同じ構成の装置に出力幅目標値７
０１として与えることで、結果的に基準クロック７０９
をあげることなく、出力幅の設定分解能を上げたＰＷＭ
信号発生装置を構成することができる。

【００１５】しかし、図７に示すＰＷＭ信号発生装置で
行うノイズシェイブ処理では、演算中の切り捨てデータ
をキャリア周期毎に蓄積し、桁上がりしたら有効データ
に復帰させる処理を行っているので、切り捨てデータが
有効データに反映するまでに時間がかかるという問題点
を有していた。本発明は、上記従来の問題点を解決する
もので、回路の複雑化および消費電力増加を抑え、基準
クロックを上げることなくＨレベル出力幅目標値の設定
段階を増加させることができるとともに、従来のノイズ
シェイブ処理よりも出力応答性を高めることができるＰ
ＷＭ信号発生装置を提供する。

【００１６】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の請求項１に記載のＰＷＭ信号発生装置は、
パルス幅変調方式により一定の周期および振幅のパルス
信号のパルス幅を変化させたＰＷＭ信号を発生するＰＷ
Ｍ信号発生装置において、前記幅を変化させた後のパル
ス信号に対する出力幅目標値の上位桁を記録する第１の
記憶手段と、前記出力幅目標値の下位桁を記録する第２
の記憶手段と、基準クロックをその１周期ごとにカウン
トするカウント手段と、前記第１の記憶手段で記憶した
値と前記カウント手段の下位桁の値とを比較する第１の
比較手段と、前記第２の記憶手段で記憶した値と前記カ
ウント手段の上位桁の値とを比較する第２の比較手段
と、前記第２の比較手段の出力結果に応じて、前記第１
の比較手段の出力に基準クロックの１周期分だけ遅延の
有無を付加する信号遅延手段とを備え、前記信号遅延手
段からの出力を前記ＰＷＭ信号とすることを特徴とす
る。

【００１７】また、請求項２に記載のＰＷＭ信号発生装
置は、パルス幅変調方式により一定の周期および振幅の
パルス信号のパルス幅を変化させたＰＷＭ信号を発生す
るＰＷＭ信号発生装置において、前記幅を変化させた後
のパルス信号に対する出力幅目標値の上位桁を記録する
第１の記憶手段と、前記出力幅目標値の下位桁を記録す
る第２の記憶手段と、基準クロックをその１周期ごとに
カウントするカウント手段と、前記第１の記憶手段で記
憶した値と前記カウント手段の下位桁の値とを比較する
第１の比較手段と、前記第２の記憶手段で記憶した値と
前記カウント手段の上位桁の値とを比較する第２の比較
手段と、前記カウンタ手段の下位桁の値が桁あふれする
直前であることを検出する検出手段と、前記検出手段で
の結果に基づいて前記第２の比較手段から出力される比
較結果を有効または無効にするかを決定する信号制御手
段と、前記第１の比較手段から出力される比較結果と前
記信号制御手段の出力結果とに応じてＰＷＭ信号出力値
を決定するＰＷＭ出力手段とを備え、前記ＰＷＭ出力手
段からの出力を前記ＰＷＭ信号とすることを特徴とす
る。

【００１８】また、請求項３に記載のＰＷＭ信号発生装
置は、請求項２に記載の信号制御手段を論理積を演算す
る論理積演算手段とし、ＰＷＭ出力手段を論理和を演算
する論理和演算手段とすることを特徴とする。以上によ
り、使用するクロックの周波数を上げる必要がなく、簡
単な回路構成で容易に高分解能のＰＷＭ信号を発生する
ことができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を示す
ＰＷＭ信号発生装置について、図面を参照しながら具体
的に説明する。（実施の形態１）本発明の実施の形態１のＰＷＭ信号発
生装置を説明する。

【００２０】図３は本実施の形態１のＰＷＭ信号発生装
置の構成を示すブロック図である。図３において、３０
１はＰＷＭ信号のＨレベル出力幅目標値で、（ｎ＋ｐ）
ビットの値、３０２はＨレベル出力幅目標値３０１のう
ちの上位ｎビット値、３０３はＨレベル出力幅目標値３
０１のうちの下位ｐビット値、３０４は基準クロック
で、図５の従来例で示した基準クロックと同じａヘルツ
のクロック、３０５はｎビット値保持回路、３０６はｐ
ビット値保持回路、３０７はｎビット保持値で、Ｈレベ
ル出力幅目標値３０１の上位ｎビット値３０２をｎビッ
ト値保持回路３０５にて記録保持されたもの、３０８は
ｐビット保持値で、Ｈレベル出力幅目標値３０１の下位
ｐビット値３０３をｐビット値保持回路３０６にて記録
保持されたもの、３０９は（ｎ＋ｐ）ビットアップカウ
ンタ回路、３１０は（ｎ＋ｐ）ビットアップカウンタ回
路３０９における下位ｎビットカウント値、３１１は
（ｎ＋ｐ）ビットアップカウンタ回路３０９における上
位ｐビットカウント値、３１２は（ｎ＋ｐ）ビットアッ
プカウンタ回路３０９のカウント値がオーバーフローし
たことを示すオーバーフロー信号が出力されるオーバー
フロー信号線、３１３はｎビット比較器、３１４はｐビ
ット比較器、３１５はｎビット比較器３１３からのｎビ
ット比較結果、３１６はｐビット比較器３１４からのｐ
ビット比較結果、３１７は信号遅延器、３１８はＰＷＭ
信号で、信号遅延器３１７の処理結果である。

【００２１】信号遅延器３１７は、ｐビット比較器３１
４からのｐビット比較結果３１６を示す信号の出力レベ
ルがＨレベルの場合、ｎビット比較器３１３からのｎビ
ット比較結果３１５を、示す信号を基準クロック３０４
の１周期分遅延らせて、ＰＷＭ信号３１８として出力す
る。以上のように構成されたＰＷＭ信号発生装置につい
て、その動作を以下に説明する。

【００２２】まず、Ｈレベル出力幅目標値３０１は、上
位ｎビット値３０２と下位ｐビット値３０３とに分けら
れる。上位ｎビット値３０２は、ｎビット値保持回路３
０５で記録保持されて、そのｎビット値保持回路３０５
からｎビット保持値３０７として出力される。同様に、
下位ｐビット値３０３は、ｐビット値保持回路３０６で
記録保持されて、そのｐビット値保持回路３０６からｐ
ビット保持値３０８として出力される。

【００２３】（ｎ＋ｐ）ビットアップカウンタ回路３０
９は、基準クロック３０４の１周期ごとにカウントアッ
プし、そのカウント値のうち、下位ｎビットカウント値
３１０と上位ｐビットカウント値３１１を出力する。ま
た、（ｎ＋ｐ）ビットアップカウンタ回路３０９は、オ
ーバーフローで（ｎ＋ｐ）ビットのカウント値がゼロに
戻ると同時に、カウント値がオーバーフローしたことを
示すオーバーフロー信号として、オーバーフロー信号線
３１２から基準クロック３０４の１周期分だけＨレベル
の信号を出力する。

【００２４】なお、（ｎ＋ｐ）ビットアップカウンタ回
路３０９は、再度ゼロからカウントアップを行い、オー
バーフローから次のオーバーフローまでがＰＷＭ出力の
一周期となり、これをキャリア周期と呼ぶ。次に、ｎビ
ット比較器３１３の動作について説明する。ｎビット比
較器３１３は、（ｎ＋ｐ）ビットアップカウンタ回路３
０９における下位ｎビットカウント値３１０が、ｎビッ
ト保持値３０７未満の場合には、ｎビット比較結果３１
５を示す信号としてＨレベルを出力する。

【００２５】また、ｎビット比較器３１３は、（ｎ＋
ｐ）ビットアップカウンタ回路３０９における下位ｎビ
ットカウント値３１０が、ｎビット保持値３０７以上
で、かつ、（ｎ＋ｐ）ビットアップカウンタ回路３０９
における下位ｎビットのカウント値がオーバーフローし
オーバーフロー信号線３１２がゼロに戻るまでは、ｎビ
ット比較結果３１５を示す信号としてＬレベルを出力す
る。

【００２６】以上が、ｎビット比較器３１３の動作であ
り、続いて、ｐビット比較器３１４の動作について説明
する。ｐビット比較器３１４は、（ｎ＋ｐ）ビットアッ
プカウンタ回路３０９における上位ｐビットカウント値
３１１が、ｐビット保持値３０８未満の場合、ｐビット
比較結果３１６を示す信号としてＨレベルを出力する。

【００２７】また、ｐビット比較器３１４は、（ｎ＋
ｐ）ビットアップカウンタ回路３０９における上位ｐビ
ットカウント値３１１が、ｐビット保持値３０８以上
で、かつ、（ｎ＋ｐ）ビットアップカウンタ回路３０９
における上位ｐビットのカウント値がオーバーフローし
た後にオーバーフロー信号線３１２がＨレベルになるま
では、ｐビット比較結果３１６を示す信号としてＬレベ
ルを出力する。以上が、ｐビット比較器３１４の動作で
ある。

【００２８】そして、信号遅延器３１７において、ｐビ
ット比較結果３１６がＬレベルの場合、ＰＷＭ信号３１
８は、ｎビット比較結果３１５をそのまま出力し、ｐビ
ット比較結果３１６がＨレベルの場合、ＰＷＭ信号３１
８は、ｎビット比較結果３１５がＨレベルからＬレベル
に変化した時以外は、ｎビット比較結果３１５をそのま
ま出力し、ｎビット比較結果３１５がＨレベルからＬレ
ベルに変化した時だけ、ｎビット比較結果３１５がＨレ
ベルからＬレベルに変化した時から基準クロック３０４
の１周期分だけ遅らせてＨレベルからＬレベルに変化さ
せる。

【００２９】次に、本実施の形態１のＰＷＭ信号発生装
置におけるＰＷＭ信号の実例について、図４を参照して
説明する。図４は本実施の形態１におけるＰＷＭ信号の
発生パターンの説明図である。ここでは、ｎ＝３、ｐ＝
１の場合を説明する。なお、出力幅目標値３０１は”１
１”とする。図４において、出力幅目標値３０１が”１
１”（２進数表示：１０１１）である場合、ｎビット値
保持回路３０５には、”１１”の２進数上位３ビットだ
けを切り出した値である”５”（２進数表示：１０１）
が入力される。また、ｐビット値保持回路３０６に
は、”１１”の２進数下位１ビットだけを切り出した
値”１”が入力される。

【００３０】ｎビット比較器３１３は、ｎビット比較結
果３１５として、（ｎ＋ｐ）ビットアップカウンタ回路
３０９の下位ｎビットカウント値３１０である下位３ビ
ットが、０〜４までの場合はＨレベルの信号を出力し、
５〜７までの場合はＬレベルの信号を出力する。つま
り、ｎビット比較器３１３は、（ｎ＋ｐ）ビットアップ
カウンタ回路３０９の４ビットのカウント値３１０が０
〜４と８〜１２はＨレベルの信号、５〜７と１３〜１５
はＬレベル信号を出力する。

【００３１】よって、ｎビット比較器３１３の出力であ
るｎビット比較結果３１５の信号として、図４に示す波
形（Ｘ）のような信号出力を得る。また、ｐビット比較
器３１４は、ｐビット比較結果３１６として、（ｎ＋
ｐ）ビットアップカウンタ回路３０９の上位１ビットの
カウント値が、０の時はＨレベルの信号を出力し、１の
時はＬレベルの信号を出力する。

【００３２】よって、ｐビット比較器３１４の出力であ
るｐビット比較結果３１６の信号として、図４に示す波
形（Ｙ）のような信号出力を得る。そして、波形（Ｙ）
の出力がＬレベルの場合、ＰＷＭ信号３１８である波形
（Ｚ）は、波形（Ｘ）そのままを出力し、波形（Ｙ）の
出力がＨレベルの場合、波形（Ｚ）は、波形（Ｘ）がＨ
レベルからＬレベルに変化した時以外は、波形（Ｘ）そ
のままを出力し、波形（Ｘ）がＨレベルからＬレベルに
変化した時だけ、波形（Ｘ）がＨレベルからＬレベルに
変化した時から基準クロック３０４の１周期分だけ遅ら
せて、ＨレベルからＬレベルに変化させる。

【００３３】このように、波形（Ｗ）の部分（ハッチン
グ部分）が加わったため、波形（Ｚ）としては、前半の
キャリア周期は”６”に相当するＰＷＭ波形となり、後
半のキャリア周期の”５”出力と平均して、１キャリア
周期あたり”５．５”に相当するＰＷＭ波形が出力され
ている。以上の動作により、図３に示す本実施の形態１
のＰＷＭ信号発生装置では、従来のＰＷＭ信号発生装置
の場合にできなかった”０．５”刻みで出力幅目標値が
設定できることになる。

【００３４】また、本実施の形態１のＰＷＭ信号発生装
置では、図７にて説明したノイズシェイブ処理に比べ
て、最初のキャリア周期から切り捨て項処理を始めるた
め、出力応答が早くなっている。なお、図３において、
カウンタ回路としてアップカウンタ回路を使用している
が、アップカウンタ回路に限らず、ダウンカウンタ回路
を使用して構成しても同じような結果が得られること
は、これまでの説明によって明らかである。

【００３５】本実施の形態１のＰＷＭ信号発生装置と、
従来の構成で出力幅目標値を（ｎ＋ｐ）ビットにした図
６のＰＷＭ信号発生装置の回路規模増加の影響として、
わずか信号遅延器３１７の分だけの回路規模増加で済む
ことがわかる。しかし、信号遅延器３１７の構成よりも
簡単な装置で、なおかつ回路規模の増加を小さくするた
めに、信号遅延器を使用せずに同様な効果が得られる装
置として、次に説明する実施の形態２のＰＷＭ信号発生
装置を提案する。（実施の形態２）本発明の実施の形態２のＰＷＭ信号発
生装置を説明する。

【００３６】図１は本実施の形態２のＰＷＭ信号発生装
置の構成を示すブロック図である。図１において、１０
１はＰＷＭ信号のＨレベル出力幅目標値で、（ｎ＋ｐ）
ビットの値、１０２はＨレベル出力幅目標値１０１のう
ちの上位ｎビット値、１０３はＨレベル出力幅目標値１
０１のうちの下位ｐビット値、１０４は基準クロック
で、図５従来例で示した基準クロックと同じａヘルツの
クロック、１０５はｎビット値保持回路、１０６はｐビ
ット値保持回路、１０７はｎビット保持値で、Ｈレベル
出力幅目標値１０１の上位ｎビット値１０２をｎビット
値保持回路１０５にて記録保持されたもの、１０８はｐ
ビット保持値で、Ｈレベル出力幅目標値１０１の下位ｐ
ビット値１０３をｐビット値保持回路１０６にて記録保
持されたもの、１０９は（ｎ＋ｐ）ビットアップカウン
タ回路、１１０は（ｎ＋ｐ）ビットアップカウンタ回路
１０９における下位ｎビットカウント値、１１１は（ｎ
＋ｐ）ビットアップカウンタ回路１０９における上位ｐ
ビットカウント値、１１２は（ｎ＋ｐ）ビットアップカ
ウンタ回路１０９のカウント値がオーバーフローしたこ
とを示すオーバーフロー信号が出力されるオーバーフロ
ー信号線、１１３はｎビット比較器、１１４はｐビット
比較器、１１５は入力された値が（２ⁿ−１）であるこ
とを検出する（２ⁿ−１）検出器、１１６はｎビット比
較器１１３からのｎビット比較結果、１１７はｐビット
比較器１１４からのｐビット比較結果、１１８は（２ⁿ
−１）検出器１１５からの（２ⁿ−１）検出結果、１１
９は論理積演算器で、ｐビット比較器１１４からのｐビ
ット比較結果１１７を示す信号と、（２ⁿ−１）検出器
１１５からの（２ⁿ−１）検出結果１１８を示す信号と
の論理積演算を行うもの、１２０は論理積演算器１１９
からの論理積演算結果、１２１は論理和演算器で、論理
積演算器１１９からの論理積演算結果１２０を示す信号
と、ｎビット比較器１１３からのｎビット比較結果１１
６を示す信号との論理和演算を行うもの、１２２は発生
されたＰＷＭ信号で、論理和演算器１２１からの論理和
演算結果である。

【００３７】以上のように、本実施の形態２のＰＷＭ信
号発生装置の構成において、図３に示した実施の形態１
のＰＷＭ信号発生装置との違いは、実施の形態１のＰＷ
Ｍ信号発生装置において使用されている信号遅延器３１
７の替わりに、（２ⁿ−１）検出器１１５と論理積演算
器１１９と論理和演算器１２１とが使用されていること
である。

【００３８】以上のように構成されたＰＷＭ信号発生装
置について、その動作を以下に説明する。まず、Ｈレベ
ル出力幅目標値１０１は、上位ｎビット値１０２と下位
ｐビット値１０３とに分けられる。上位ｎビット値１０
２は、ｎビット値保持回路１０５で記録保持されて、そ
のｎビット値保持回路１０５からｎビット保持値１０７
として出力される。同様に、下位ｐビット値１０３は、
ｐビット値保持回路１０６で記録保持されて、そのｐビ
ット値保持回路１０６からｐビット保持値１０８として
出力される。

【００３９】（ｎ＋ｐ）ビットアップカウンタ回路１０
９は、基準クロック１０４の１周期ごとにカウントアッ
プし、そのカウント値のうち、下位ｎビットカウント値
１１０と上位ｐビットカウント値１１１を出力する。ま
た、（ｎ＋ｐ）ビットアップカウンタ回路１０９は、オ
ーバーフローで（ｎ＋ｐ）ビットのカウント値がゼロに
戻ると同時に、カウント値がオーバーフローしたことを
示すオーバーフロー信号として、オーバーフロー信号線
１１２から基準クロック１０４の１周期分だけＨレベル
の信号を出力する。

【００４０】なお、（ｎ＋ｐ）ビットアップカウンタ回
路１０９は、再度ゼロからカウントアップを行い、オー
バーフローから次のオーバーフローまでがＰＷＭ出力の
一周期となり、これをキャリア周期と呼ぶ。次に、ｎビ
ット比較器１１３の動作について説明する。ｎビット比
較器１１３は、（ｎ＋ｐ）ビットアップカウンタ回路１
０９における下位ｎビットカウント値１１０が、ｎビッ
ト保持値１０７未満の場合には、ｎビット比較結果１１
６を示す信号としてＨレベルを出力する。

【００４１】また、ｎビット比較器１１３は、（ｎ＋
ｐ）ビットアップカウンタ回路１０９における下位ｎビ
ットカウント値１１０が、ｎビット保持値１０７以上
で、かつ、（ｎ＋ｐ）ビットアップカウンタ回路１０９
における下位ｎビットのカウント値がオーバーフローし
オーバーフロー信号線１１２がゼロに戻るまでは、ｎビ
ット比較結果１１６を示す信号としてＬレベルを出力す
る。

【００４２】以上が、ｎビット比較器１１３の動作であ
り、続いて、ｐビット比較器１１４の動作について説明
する。ｐビット比較器１１４は、（ｎ＋ｐ）ビットアッ
プカウンタ回路１０９における上位ｐビットカウント値
１１１が、ｐビット保持値１０８未満の場合、ｐビット
比較結果１１７を示す信号としてＨレベルを出力する。

【００４３】また、ｐビット比較器１１４は、（ｎ＋
ｐ）ビットアップカウンタ回路１０９における上位ｐビ
ットカウント値１１１が、ｐビット保持値１０８以上
で、かつ、（ｎ＋ｐ）ビットアップカウンタ回路１０９
における上位ｐビットのカウント値がオーバーフローし
た後にオーバーフロー信号線１１２がＨレベルになるま
では、ｐビット比較結果１１７を示す信号としてＬレベ
ルを出力する。以上が、ｐビット比較器１１４の動作で
ある。

【００４４】また、（２ⁿ−１）検出器１１５は、（ｎ
＋ｐ）ビットアップカウンタ回路１０９における下位ｎ
ビットカウント値１１０が（２ⁿ−１）の時のみ、（２ⁿ
−１）検出結果１１８を示す信号として、基準クロック
１０４の１周期分だけＨレベルを出力する。そして、論
理積演算器１１９は、ｐビット比較器１１４からのｐビ
ット比較結果１１７を示す信号と、（２ⁿ−１）検出器
１１５からの（２ⁿ−１）検出結果１１８を示す信号と
の論理積演算を行い、その論理積演算結果１２０を出力
する。

【００４５】最後に、論理和演算器１２１は、ｎビット
比較器１１３からのｎビット比較結果１１６を示す信号
と、論理積演算器１１９からの論理積演算結果１２０と
の論理和演算を行い、その論理和演算結果をＰＷＭ信号
１２２として出力する。次に、本実施の形態２のＰＷＭ
信号発生装置におけるＰＷＭ信号の実例について、図２
を参照して説明する。

【００４６】図２は本実施の形態２におけるＰＷＭ信号
の発生パターンの説明図である。ここでは、ｎ＝３、ｐ
＝１の場合を説明する。なお、出力幅目標値１０１は”
１１”とする。図２において、出力幅目標値１０１が”
１１”（２進数表示：１０１１）である場合、ｎビット
値保持回路１０５には、”１１”の２進数上位３ビット
だけを切り出した値である”５”（２進数表示：１０
１）が入力される。また、ｐビット値保持回路１０６に
は、”１１”の２進数下位１ビットだけを切り出した
値”１”が入力される。

【００４７】ｎビット比較器１１３は、ｎビット比較結
果１１６として、（ｎ＋ｐ）ビットアップカウンタ回路
１０９の下位ｎビットカウント値１１０である下位３ビ
ットが、０〜４までの場合はＨレベルの信号を出力し、
５〜７までの場合はＬレベルの信号を出力する。つま
り、ｎビット比較器１１３は、（ｎ＋ｐ）ビットアップ
カウンタ回路１０９の４ビットのカウント値１１０が０
〜４と８〜１２はＨレベルの信号、５〜７と１３〜１５
はＬレベル信号を出力する。

【００４８】よって、ｎビット比較器１１３の出力であ
るｎビット比較結果１１６の信号として、図２に示す波
形（Ｈ）のような信号出力を得る。また、ｐビット比較
器１１４は、ｐビット比較結果１１７として、（ｎ＋
ｐ）ビットアップカウンタ回路１０９の上位１ビットの
カウント値が、０の時はＨレベルの信号を出力し、１の
時はＬレベルの信号を出力する。

【００４９】よって、ｐビット比較器１１４の出力であ
るｐビット比較結果１１７の信号として、図２に示す波
形（Ｉ）のような信号出力を得る。（２ⁿ−１）検出器
１１５は、（ｎ＋ｐ）ビットアップカウンタ回路１０９
の下位３ビットが”７”の時のみ、Ｈレベルの信号を出
力する。よって、（２ⁿ−１）検出器１１５の出力であ
る（２ⁿ−１）検出結果１１８の波形は、図２の波形
（Ｊ）のような信号出力になる。波形（Ｉ）と波形
（Ｊ）の論理積と、波形（Ｈ）との論理和の結果が波形
（Ｋ）であり、ＰＷＭ信号１２２である。

【００５０】このように、波形（Ｌ）の部分（ハッチン
グ部分）が加わったため、波形（Ｋ）としては、前半の
キャリア周期は”６”に相当するＰＷＭ波形となり、後
半のキャリア周期の”５”に相当するＰＷＭ波形とを平
均して、１キャリア周期あたり”５．５”に相当するＰ
ＷＭ波形が出力されている。以上の動作により、本実施
の形態２のＰＷＭ信号発生装置では、従来のＰＷＭ信号
発生装置の場合にできなかった”０．５”刻みで出力幅
目標値が設定できることになる。

【００５１】また、本実施の形態２のＰＷＭ信号発生装
置では、図７で説明したノイズシェイブ処理に比べて、
最初のキャリア周期から切り捨て項処理を始めるため、
出力応答が早くなっている。本実施の形態２のＰＷＭ信
号発生装置と、従来の構成で出力幅目標値を（ｎ＋ｐ）
ビットにした図６のＰＷＭ信号発生装置を比較すると、
一見、図１の方が、構成が大きくなるような印象を受け
るかもしれないが、実際は、図１に示したｎビットの値
保持回路１０５の回路規模とｐビットの値保持回路１０
６の回路規模を足したものと、図６の（ｎ＋ｐ）ビット
値保持回路６０２の回路規模は、ほぼ同じである。

【００５２】そして図１に示したｎビットの比較器１１
３の回路規模とｐビット比較器１１４の回路規模を足し
たものと、図６の（ｎ＋ｐ）ビット比較器６０７の回路
規模とほぼ同じである。結局、実施の形態２のＰＭＷ信
号発生装置を示す図１の構成は、図６の構成と比較し
て、（２ⁿ−１）検出器１１５分の回路規模しか差がな
いため、実質的には、図６からも回路規模があまり増加
しない。

【００５３】また、本実施の形態２の（２ⁿ−１）検出
器１１５と、実施の形態１のＰＭＷ信号発生装置を示す
図３の構成において図６の構成から増加した部分である
信号遅延器３１７とを比較すると、単なる一致検出器で
ある（２ⁿ−１）検出器１１５の方が回路規模が小さく
できるため、結果的に、本実施の形態２のＰＭＷ信号発
生装置のほうが、実施の形態１の場合に比べ回路規模の
増加は少なくてすむ。

【００５４】また、図１の基準クロック１０４は、図５
に示す従来のＰＭＷ信号発生装置における基準クロック
５０３と同じａヘルツのクロックであり、周波数をあげ
ることもなく、出力幅目標値１０１の設定分解能を向上
させることが可能になる。なお、図１において、カウン
タ回路としてアップカウンタ回路を使用しているが、ア
ップカウンタ回路に限らず、ダウンカウンタ回路を使用
して構成しても同じような結果が得られることは、これ
までの説明によって明らかである。

【００５５】

【発明の効果】以上のように本発明によれば、使用する
クロックの周波数を上げる必要がなく、簡単な回路構成
で容易に高分解能のＰＷＭ信号を発生することができ
る。そのため、回路の複雑化および消費電力増加を抑
え、基準クロックを上げることなくＨレベル出力幅目標
値の設定段階を増加させることができるとともに、従来
のノイズシェイブ処理よりも出力応答性を高めることが
できる。

【００５６】

【図面の簡単な説明】

【図１】本発明の実施の形態２のＰＷＭ信号発生装置の
構成を示すブロック図

【図２】同実施の形態２におけるＰＷＭ信号の発生パタ
ーンの説明図

【図３】本発明の実施の形態１のＰＷＭ信号発生装置の
構成を示すブロック図

【図４】同実施の形態１におけるＰＷＭ信号の発生パタ
ーンの説明図

【図５】従来のＰＷＭ信号発生装置の構成を示すブロッ
ク図

【図６】従来のＰＷＭ信号発生装置において、目標値入
力をｐビット分拡張した場合の構成を示すブロック図

【図７】従来のＰＷＭ信号発生装置において、目標値入
力をｐビット分をノイズシェイブ処理により拡張した場
合の構成を示すブロック図

【符号の説明】

１０１（Ｈレベル）出力幅目標値１０２上位ｎビット値１０３下位ｐビット値１０４基準クロック１０５ｎビット値保持回路１０６ｐビット値保持回路１０７ｎビット保持値１０８ｐビット保持値１０９（ｎ＋ｐ）ビットアップカウンタ回路１１０下位ｎビットカウント値１１１上位ｐビットカウント値１１２オーバーフロー信号線１１３ｎビット比較器１１４ｐビット比較器１１５（２ⁿ−１）検出器１１６ｎビット比較結果１１７ｐビット比較結果１１８（２ⁿ−１）検出結果１１９論理積演算器１２０論理積演算結果１２１論理和演算器１２２ＰＷＭ信号（論理和演算結果）３０１（Ｈレベル）出力幅目標値３０２上位ｎビット値３０３下位ｐビット値３０４基準クロック３０５ｎビット値保持回路３０６ｐビット値保持回路３０７ｎビット保持値３０８ｐビット保持値３０９（ｎ＋ｐ）ビットアップカウンタ回路３１０下位ｎビットカウント値３１１上位ｐビットカウント値３１２オーバーフロー信号線３１３ｎビット比較器３１４ｐビット比較器３１５ｎビット比較結果３１６ｐビット比較結果３１７信号遅延器３１８ＰＷＭ信号信号５０１（Ｈレベル）出力幅目標値５０２ｎビット値保持回路５０３基準クロック５０４ｎビットアップカウンタ回路５０５ｎビット保持値５０６ｎビットカウント値５０７ｎビット比較器５０８ＰＷＭ信号６０１（Ｈレベル）出力幅目標値６０２（ｎ＋ｐ）ビット値保持回路６０３基準クロック６０４（ｎ＋ｐ）ビットアップカウンタ回路６０５（ｎ＋ｐ）ビットの保持値６０６（ｎ＋ｐ）ビットカウント値６０７（ｎ＋ｐ）ビット比較器６０８ＰＷＭ信号７０１（Ｈレベル）出力幅目標値７０２上位ｎビット値７０３下位ｐビット値７０４ｐビット加算器７０５オーバーフロー信号線７０６ｎビット加算器７０７ｎビット加算結果７０８ｎビット値保持回路７０９基準クロック７１０ｎビットアップカウンタ回路７１１ｎビット保持値７１２ｎビットカウント値７１３ｎビット比較器７１４ＰＷＭ信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H007 AA01 BB06 DB07 EA03 5H740 GG05 JA11 JA26 5J022 AB08 BA06 BA07 CC03 CD08 CE04 CE05 CF01 CG01

Claims

【特許請求の範囲】

【請求項１】パルス幅変調方式により一定の周期およ
び振幅のパルス信号のパルス幅を変化させたＰＷＭ信号
を発生するＰＷＭ信号発生装置において、前記幅を変化
させた後のパルス信号に対する出力幅目標値の上位桁を
記録する第１の記憶手段と、前記出力幅目標値の下位桁
を記録する第２の記憶手段と、基準クロックをその１周
期ごとにカウントするカウント手段と、前記第１の記憶
手段で記憶した値と前記カウント手段の下位桁の値とを
比較する第１の比較手段と、前記第２の記憶手段で記憶
した値と前記カウント手段の上位桁の値とを比較する第
２の比較手段と、前記第２の比較手段の出力結果に応じ
て、前記第１の比較手段の出力に基準クロックの１周期
分だけ遅延の有無を付加する信号遅延手段とを備え、前
記信号遅延手段からの出力を前記ＰＷＭ信号とすること
を特徴とするＰＷＭ信号発生装置。
【請求項２】パルス幅変調方式により一定の周期およ
び振幅のパルス信号のパルス幅を変化させたＰＷＭ信号
を発生するＰＷＭ信号発生装置において、前記幅を変化
させた後のパルス信号に対する出力幅目標値の上位桁を
記録する第１の記憶手段と、前記出力幅目標値の下位桁
を記録する第２の記憶手段と、基準クロックをその１周
期ごとにカウントするカウント手段と、前記第１の記憶
手段で記憶した値と前記カウント手段の下位桁の値とを
比較する第１の比較手段と、前記第２の記憶手段で記憶
した値と前記カウント手段の上位桁の値とを比較する第
２の比較手段と、前記カウンタ手段の下位桁の値が桁あ
ふれする直前であることを検出する検出手段と、前記検
出手段での結果に基づいて前記第２の比較手段から出力
される比較結果を有効または無効にするかを決定する信
号制御手段と、前記第１の比較手段から出力される比較
結果と前記信号制御手段の出力結果とに応じてＰＷＭ信
号出力値を決定するＰＷＭ出力手段とを備え、前記ＰＷ
Ｍ出力手段からの出力を前記ＰＷＭ信号とすることを特
徴とするＰＷＭ信号発生装置。
【請求項３】信号制御手段を論理積を演算する論理積
演算手段とし、ＰＷＭ出力手段を論理和を演算する論理
和演算手段とする請求項２に記載のＰＷＭ信号発生装
置。