JPH1197936A - ダイレクト・デジタル・シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】 ダイレクト・デジタル・シンセサイザの回路
構成に関し、特に、データ変換回路の回路規模を縮小し
て低消費電力化を図ることのできるシンセサイザの 【解決手段】 周波数設定データＫ及び周期Ｔのクロッ
クが入力され、該周波数設定データＫをクロックのパル
ス毎に累積加算するアキュムレータと、該アキュムレー
タの出力データの“１”の補数Ｎを算出するデータ変換
回路と、このデータＮを第１の遅延データとして入力
し、前記周波数設定データＫを第２の遅延データとして
入力し、前記アキュムレータの出力データの最上位ビッ
トをトリガ信号として入力し、該トリガ信号が入力され
てから（（Ｎ＋１）／Ｋ）・Ｔで表される時間後にパル
スを出力する遅延回路と、該遅延回路の立ち上がりまた
は立ち下がりのいずれかでパルスを発生するパルス発生
器とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ある基準周波数か
ら任意の周波数を発生することができるダイレクト・デ
ジタル・シンセサイザに関し、特に、データ変換回路の
回路規模を縮小し低消費電力化を計ることのできるダイ
レクト・デジタル・シンセサイザに係る。

【０００２】

【従来の技術】従来の位相補間型のダイレクト・デジタ
ル・シンセサイザの構成の例を図８に示す。（文献：野
坂他、「遅延回路を用いた位相補間型ＤＤＳの検討」９
７年電子情報通信学会総合大会講演論文集Ｃ−２−４７
参照）図８において、数字符号１はアキュムレータ、２
はデータ変換回路、３はランプ波発生器、４は閾値電圧
発生器、５は電圧比較器、６は遅延回路、７はパルス発
生器を表している。

【０００３】また、図９は、この位相補間型のダイレク
ト・デジタル・シンセサイザの各部の波形を、アキュム
レータのビット数ｎ＝３、周波数設定データＫ＝３の場
合について示している。

【０００４】アキュムレータ１は周波数設定データＫを
累積加算する。図９（ａ）の波形はアキュムレータ１の
出力データＤの最上位ビット（ＭＳＢ）を表している。
クロック周波数をｆ_CLK とするとデータＤの最上位ビッ
ト（ａ）の基本周波数ｆ_OUTは次式のようになる。

【０００５】 ｆ_OUT ＝（Ｋ／２ⁿ ）・ｆ_CLK ・・・・・・（１）

【０００６】図９に示されるように、このパルス状の信
号（ａ）は位相誤差を含んでおり、周波数成分を観測す
ると、基本波とその高調波以外にも大きなスプリアス
（不要波）成分を含んでいる。そこで位相補間型のダイ
レクト・デジタル・シンセサイザでは、（ａ）の各パル
スをパルス毎に遅延させ、位相誤差を打ち消すことによ
り、スプリアス成分の少ない出力信号を取り出す。

【０００７】位相誤差を打ち消す遅延は、ランプ波発生
器３、閾値電圧発生器４、電圧比較器５から構成される
遅延回路６により発生する。閾値電圧発生器４は、デー
タ変換回路２の出力データ（２^n-1 −Ｄ’）を入力し、
この値に比例した出力電圧（ｃ）を発生する。ここで
Ｄ’は、信号（ａ）のパルスが立ち上がる１クロック周
期前のアキュムレータ１の出力データＤの値である。

【０００８】ランプ波発生器３は、周波数設定データＫ
を入力し、電圧の増加の割合がＫに比例し、信号（ａ）
に同期したランプ波（ｂ）を発生する。信号（ａ）が立
ち上がってから、閾値電圧発生器４出力（ｃ）とランプ
波発生器３出力（ｂ）の両電圧が一致し電圧比較器５の
出力パルス（ｄ）が立ち上がるまでの時間τは次式で表
される。

【０００９】 τ＝（（２^n-1 −Ｄ’）／Ｋ）・Ｔ ・・・・・（２）

【００１０】すなわち、このτが遅延回路６の遅延時間
である。（２）式で示される時間τは、信号（ａ）の各
パルスの時間誤差に正確に等しい。従って電圧比較器５
の出力信号（ｄ）の立ち上がりのタイミングは正確に等
間隔になり、信号（ｄ）の立ち上がりをトリガとするパ
ルス発生器７の出力（ｅ）は位相誤差を含まない。

【００１１】図９（ｅ）はパルス発生器７としてＴ−Ｆ
Ｆを用いた場合を示している。この場合、この信号
（ｅ）は（１）式で表される周波数の１／２の周波数を
基本波とするデューティ比５０％の矩形波となる。ま
た、パルス発生器７としてワンショット・マルチバイブ
レータを用いると、（１）式で表される周波数を基本波
とする信号を取り出すこともできる。

【００１２】

【発明が解決しようとする課題】一般的に広く使われて
いる正弦波出力型のダイレクト・デジタル・シンセサイ
ザは、正弦波の位相と振幅の対応の情報が書き込まれた
ＲＯＭを使用する。ＲＯＭは、アキュムレー夕が出力す
る位相情報を正弦波の振幅情報に変換し、擬似的に連続
の正弦波を作り出す役割を果たす。これにより正弦波出
力型のダイレクト・デジタル・シンセサイザはスプリア
ス成分の少ない出力信号が得られる。

【００１３】これに対して、ＲＯＭを用いずアキュムレ
ータの出力信号を直接出力するタイプのダイレクト・デ
ジタル・シンセサイザの出力信号（矩形彼）は、時問軸
がクロック周期で量子化されており、大きなスプリアス
成分を含む。

【００１４】図８に示す位相補間型のダイレクト・デジ
タル・シンセサイザは、クロツク周期以下のタイミング
を発生する遅延回路を使用するので、ＲＯＭを用いない
にもかかわらず出力に含まれるスプリアス成分を抑える
ことが可能であり、ＲＯＭを用いる正弦波出力型のダイ
レクト・デジタル・シンセサイザと比較して、低消費電
力、高周波数動作が可能な構成である。

【００１５】しかしながら、遅延時間を計算するデータ
変換回路は、加算回路あるいは減算回路により構成する
必要があり、アキュムレータと同程度の回路規模で、同
程度の電力を消費してしまう問題があるため、シンセサ
イザ全体として十分な低消費電力化が難しかった。

【００１６】本発明の目的は、デジタル的な加減算を行
わずにデータ変換を行うことによって、データ変換回路
の大幅な回路規模縮小と低消費電力化を図り、無線携帯
機に適用できる高速低消費電力ダイレクト・デジタル・
シンセサイザを提供することにある。

【００１７】

【課題を解決するための手段】本発明によれば、上述の
課題は、前記「特許請求の範囲」に記載した手段により
解決される。

【００１８】すなわち、本発明は、周波数設定データＫ
及び周期Ｔのクロックが入力され、該周波数設定データ
Ｋをクロックのパルス毎に累積加算するアキュムレータ
と、該アキュムレータの出力データの“１”の補数Ｎを
算出するデータ変換回路と、このデータＮを第１の遅延
データとして入力し、前記周波数設定データＫを第２の
遅延データとして入力すると共に、

【００１９】前記アキュムレータの出力データの最上位
ビットをトリガ信号として入力して、該トリガ信号が入
力されてから（（Ｎ＋１）／Ｋ）・Ｔで表される時間後
にパルスを出力する遅延回路と、該遅延回路の立ち上が
り、または、立ち下がりのいずれかでパルスを発生する
パルス発生器とを備えたダイレクト・デジタル・シンセ
サイザである。

【００２０】従来の位相補間型ダイレクト・デジタル・
シンセサイザでは、遅延時間計算のためにデータ変換回
路においてアキュムレータの出力データＤから（２^n-1
−Ｄ’）を計算する必要があった。ここで、この計算を
実行するのに直接減算を行う必要はなく、Ｄ’の２の補
数を求める計算で代用できる。

【００２１】すなわち、Ｄ’の各ビットの“１”と
“０”を反転した後“１”を加算することで（２^n-1 −
Ｄ’）の値を求めることができる。しかし２の補数の計
算においても加算回路は必要であり、この回路規模は直
接減算する方法よりは小さくなるものの、アキュムレー
タと同程度になってしまう。

【００２２】本発明はデータ変換回路に２の補数を計算
させるのではなく、加減算操作が不要である“１”の補
数を計算させることを最も主要な特徴とする。すなわち
本発明のデータ変換回路はＤ’の各ビットの“１”と
“０”を反転する操作のみで実現できる。従来技術と
は、データ変換回路に加算あるいは減算の演算が不要で
あることが異なり、回路規模が大幅に縮小できる。

【００２３】Ｄ’の“１”の補数は、Ｄ’の“２”の補
数（２^n-1 −Ｄ’）より１小さい値（２^n-1 −Ｄ’−
１）と表すことができる。本発明では、Ｄ’の“１”の
補数Ｎを遅延回路に入力し、遅延回路内のアナログ的な
“１”の加算により従来技術と同じ遅延時間を発生させ
ることにより、従来技術よりも大幅な回路規模の縮小を
可能にし、かつ従来と同様のスプリアスレベル抑圧の効
果を得る。

【００２４】

【発明の実施の形態】本発明のダイレクト・デジタル・
シンセサイザは、周波数設定データＫをクロックのパル
ス毎に累積加算するアキュムレータと、このアキュムレ
ータの出力データの“１”の補数Ｎを算出するデータ変
換回路と、（（Ｎ＋１）／Ｋ）・Ｔで表されるタイミン
グを発生させる遅延回路と、この遅延回路の立ち上がり
または立ち下がりのどちらかでパルスを発生するパルス
発生器とから構成される。以下実施例に基づいて本発明
の実施の形態の例について説明する。

【００２５】

【実施例】図１は本発明の実施例を示す図である。この
図において、数字符号１はアキュムレータ、３はランプ
波発生器、４は閾値電圧発生器、５は電圧比較器、６は
遅延回路、７はパルス発生器、８はアキュムレータの出
力データＤの“１”の補数を計算するデータ変換回路を
表している。

【００２６】図２はこの実施例の動作を示すタイミング
チャートである。アキュムレータ３のビット数ｎは３と
している。図２上部の階段状波形はアキュムレータ３の
出力データＤの値の時間変化を示している。Ｄはクロッ
クの入力毎に周波数設定データＫ＝３ずつ累積加算され
る。Ｄは２ⁿ ＝８以上になるとオーバーフローを起こ
し、８からの超過分がＤの値となる。

【００２７】図２の階段状波形の下の「Ｄの値」は上記
はＤの値の変化を１０進数で記載している。データ変換
回路８は、このＤの値からＮ＝２^n-1 −Ｄ’−１を計算
し出力する。ここでＤ’は、Ｄの最上位ビットのパルス
が立ち上がる１クロック周期前のＤの値である。Ｄの最
上位ビットのパルスは図２（ａ）に示されている。

【００２８】図２（ｄ）はＤの最上位ビットのパルス
（ａ）が立ち上がってから（（Ｎ＋１）／Ｋ）・Ｔ後に
立ち下がるパルスを示している（このパルスは遅延回路
６で発生する。遅延方法については後で詳細に説明す
る。）この遅延により、信号（ｄ）の各パスルの立ち上
がりは等間隔に並ぶ。

【００２９】図２（ｅ）はパルス発生器７としてＴ−Ｆ
Ｆを用いた場合の出力信号を示している。信号（ｅ）は
デューティ比５０％で、（１）式の１／２の周波数を基
本波とする矩形波となる。また、パルス発生器７として
ワンショット・マルチバイブレータを用いると、（１）
式で表される周波数を基本波とする信号を取り出すこと
もできる。

【００３０】次に遅延回路６の遅延方法について詳細に
説明する。図３はランプ波発生器３の構成例を示してい
る。この図において、数字符号４４〜４７は電流スイッ
チ、４８はスイッチ、４９はコンデンサを表している。
アレイ状の電流スイッチ４４〜４７は、全体として入力
データＫに比例した電流を流し込む。

【００３１】図５はランプ波発生器３及び閾値電圧発生
器４の出力波形を示している。図５（ｂ）はランプ波発
生器３の出力波形を示している。スイッチ４８は、アキ
ュムレータの最上位ビットがハイの間のみ開放となり、
ランプ波発生回路はランプ波を発生する。コンデンサ４
９の容量をＣとし、電流スイッチの単位電流をＩとする
と、このランプ波の電圧は、１クロック周期の時間で
（ＫＩＴ／Ｃ）変化する。

【００３２】図４は閾値電圧発生器４の構成例を示して
いる。この図において、数字符号５０〜５４は電流スイ
ッチ、５５は抵抗器を表している。電流スイッチ５４は
入力データＮに関係なく常にＯＮ状態とする。従って、
アレイ状の電流スイッチ５０〜５４は、全体としてＮ＋
１に比例した電流（Ｎ＋１）Ｉを流し込む。

【００３３】なお、電流スイッチ５４は、データ変換回
路として使用する１の補数発生回路が、従来型の２の補
数発生回路の出力データに比べ１小さい値を出力するこ
とによる遅延量のずれを補正するために挿入されてい
る。図５（ｃ）は閾値電圧発生器４の出力波形を示して
いる。抵抗器５５の抵抗値をＲとすると、抵抗器５５の
両端に発生する電圧は（Ｎ＋１）ＩＲとなる。

【００３４】図５において、ランプ波（ｂ）の立ち上が
りから、ランプ波（ｂ）と閾値電圧（ｃ）が一致するま
での時間は、Ｃ、ＲをＣＲ＝Ｔとなるように選べば、
（（Ｎ＋１）／Ｋ）Ｔと表される。従って、ランプ波発
生回路３の出力電圧と閾値電圧発生器４の出力電圧を電
圧比較器５で比較することで、（（Ｎ＋１）／Ｋ）Ｔの
遅延のタイミングを得ることができる。

【００３５】なお、本実施例ではアキュムレータ３の最
上位ビットの立ち上がりを遅延回路６のトリガとした
が、アキュムレータ３の最上位ビットの立ち下がりを遅
延回路６のトリガとすることもできる。また、アキュム
レータ３のオーバーフロー信号の立ち上がり、または立
ち下がりを遅延回路６のトリガとすることもできる。

【００３６】本発明は従来の位相補間型のダイレクト・
デジタル・シンセサイザのデータ変換回路の回路規模を
大幅に縮小できる利点がある。図６には本発明のダイレ
クト・デジタル・シンセサイザのデータ変換回路８の構
成例をｎ＝５の場合について示す。図６において、数字
符号３６〜３９はインバータ、４０〜４３はＤ−ＦＦを
表している。インバータ３６〜３９の各ビットにはアキ
ュムレータ１の出力データＤが入力される。

【００３７】インバータ３６〜３９はＤの“１”の補数
を出力する。Ｄ−ＦＦ４０〜４３は、Ｄの１の補数を入
力し、アキュムレータの最上位ビットの信号をトリガ入
力とするので、アキュムレータの最上位ビットが立ち上
がる１周期前のＤの１の補数Ｎ＝２^n-1 −Ｄ’−１を出
力する。

【００３８】ここで、Ｄ’は常に１≦Ｄ’≦２^n-1 −１
を満たす（図２参照）ので（ｎ−１）ビットで表され、
従ってＮ＝２^n-1 −Ｄ’−１も（ｎ−１）ビットで表さ
れる。従ってｎ＝５に対応するデータ変換回路８は（ｎ
−１）＝４ビットで構成されている。

【００３９】一方、図７には従来の位相補間型ダイレク
ト・デジタル・シンセサイザのデータ変換回路２の構成
例をｎ＝５の場合について示す。図７において、数字符
号９〜３１はＤ−ＦＦ、３２〜３５は全加算器（ＦＡ）
を表している。Ｄ−ＦＦ９〜２７にはクロックがトリガ
として入力され、最終段のＤ−ＦＦ２８〜３１にはアキ
ュムレータの最上位ビットの信号がトリガとして入力さ
れる。

【００４０】入力は、図６と同様にアキュムレータ１の
出力データＤであり、出力はアキュムレータの最上位ビ
ットが立ち上がる１周期前のＤの２の補数２^n-1 −Ｄ’
となる。全加算器３２〜３５が入力可能なクロック周波
数の範囲を狭めることを防ぐため、図７ではパイプライ
ン構造をとっている。この場合、図６のデータ変換回路
８の構成例と比較し、ビット数個の全加算器と、ほぼビ
ット数の２乗個のＤ−ＦＦが余計に必要となる。

【００４１】従って、本発明のダイレクト・デジタル・
シンセサイザのデータ変換回路８は、従来の位相補間型
ダイレクト・デジタル・シンセサイザのデータ変換回路
２と比較して大幅な回路規模の縮小を図ることができ
る。回路規模の縮小は集積化した場合の面積縮小による
低コスト化を可能とすると同時に、低消費電力化にも効
果がある。

【００４２】

【発明の効果】本発明のダイレクト・デジタル・シンセ
サイザは、従来技術で２の補数を発生させていたデータ
変換回路を“１”の補数を発生させるデータ変換回路に
簡略化することにより、シンセサイザ全体として、大幅
な回路規模の縮小を図ることを特徴とする。“１”の補
数は２の補数より１小さいが、この値の違いは閾値電圧
発生器４の内部回路により正確に補正される。

【００４３】この補正により、遅延回路６の出力パルス
には位相誤差は含まれないので、本シンセサイザは低ス
プリアスな信号を出力することができる。本発明は位相
補間型ダイレクト・デジタル・シンセサイザの回路規模
の縮小を可能にする。回路規模の縮小は集積化した場合
の面積縮小による低コスト化を可能とすると同時に、低
消費電力化にも大きな効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】本発明の実施例の動作を示すタイミングチャー
トである。

【図３】ランプ波発生器の構成の例を示す図である。

【図４】閾値電圧発生器の構成の例を示す図である。

【図５】ランプ波発生器と閾値電圧発生器の出力波形を
示す図である。

【図６】データ変換回路の構成の例を示す図である。

【図７】従来のダイレクト・デジタル・シンセサイザの
データ変換回路の構成例を示す図である。

【図８】従来の位相補間型のダイレクト・デジタル・シ
ンセサイザの構成の例を示す図である。

【図９】従来の位相補間型のダイレクト・デジタル・シ
ンセサイザの各部の波形を示す図である。

【符号の説明】

１ アキュムレータ ２ データ変換回路 ３ ランプ波発生器 ４ 閾値電圧発生器 ５ 電圧比較器 ６ 遅延回路 ７ パルス発生器 ８ データ変換回路 ９〜３１ Ｄ−ＦＦ ３２〜３５ 全加算器 ３６〜３９ インバータ ４０〜４３ Ｄ−ＦＦ ４４〜４７ 電流スイッチ ４８ スイッチ ４９ コンデンサ ５０〜５４ 電流スイッチ ５５ 抵抗器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 周波数設定データＫ及び周期Ｔのクロッ
   クが入力され、該周波数設定データＫをクロックのパル
   ス毎に累積加算するアキュムレータと、 該アキュムレータの出力データについて、“１”の補数
   Ｎを算出するデータ変換回路と、 このデータＮを、第１の遅延データとして入力し、前記
   周波数設定データＫを第２の遅延データとして入力する
   と共に、前記アキュムレータの出力データの、最上位ビ
   ットを、トリガ信号として入力して、該トリガ信号が入
   力されてから、（（Ｎ＋１）／Ｋ）・Ｔで表される時間
   後にパルスを出力する遅延回路と、 該遅延回路の立ち上がり、または、立ち下がりのいずれ
   かで、パルスを発生するパルス発生器とを備えたことを
   特徴とするダイレクト・デジタル・シンセサイザ。