JP3020517B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JP3020517B2 JP3020517B2 JP1211447A JP21144789A JP3020517B2 JP 3020517 B2 JP3020517 B2 JP 3020517B2 JP 1211447 A JP1211447 A JP 1211447A JP 21144789 A JP21144789 A JP 21144789A JP 3020517 B2 JP3020517 B2 JP 3020517B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、補数変換処理を伴ったパルス幅変調回路に
関するものである。
関するものである。
更に詳述すれば、本発明は、デジタル信号をアナログ
信号に変換するPWM（パルス幅変調）型DA変換器や、モ
ーターのデジタル制御用PWMインバータ等に適用可能な
パルス幅変調回路に関するものである。
信号に変換するPWM（パルス幅変調）型DA変換器や、モ
ーターのデジタル制御用PWMインバータ等に適用可能な
パルス幅変調回路に関するものである。
［従来の技術］ 従来から、２の補数表現された２進データをその符号
と、大きさに比例したデューティのPWM信号に変換する
回路では、負の値のデータに対しては、その絶対値を得
るために補数変換を行っていた。しかしこれを正確に行
うには、それぞれのビットを反転したのち１を加算する
などの操作が必要である。そのため、EX−OR（排他的論
理和）回路と加算器（インクリメンタ）を必要とし、ど
うしても回路規模が大きくなってしまっていた。
と、大きさに比例したデューティのPWM信号に変換する
回路では、負の値のデータに対しては、その絶対値を得
るために補数変換を行っていた。しかしこれを正確に行
うには、それぞれのビットを反転したのち１を加算する
などの操作が必要である。そのため、EX−OR（排他的論
理和）回路と加算器（インクリメンタ）を必要とし、ど
うしても回路規模が大きくなってしまっていた。
一方、通常のPWM回路とそれを駆動するマイクロプロ
セッサ等のデータ語長を比較すると、前者の方が短くな
ることが多い。しかし、その場合に冗長となる下位ビッ
トを切り捨ててしまうと、１ビットの誤差を生じるばか
りでなく、表現できる範囲が−2n-1〜＋2n-1−１（ｎは
PWM回路のデータ語長）となり、正の最大値として＋2
n-1すなわち100％デューティのPWM信号を得ることがで
きない。
セッサ等のデータ語長を比較すると、前者の方が短くな
ることが多い。しかし、その場合に冗長となる下位ビッ
トを切り捨ててしまうと、１ビットの誤差を生じるばか
りでなく、表現できる範囲が−2n-1〜＋2n-1−１（ｎは
PWM回路のデータ語長）となり、正の最大値として＋2
n-1すなわち100％デューティのPWM信号を得ることがで
きない。
［発明が解決しようとする課題］ よって本発明の第１の目的は上述の点に鑑み、回路規
模を拡大することなく符号付きのパルス幅変調回路を提
供することにある。
模を拡大することなく符号付きのパルス幅変調回路を提
供することにある。
また、本発明の第２の目的は、丸め機能を備えたパル
ス幅変調回路を提供することにある。
ス幅変調回路を提供することにある。
［課題を解決するための手段］ 本発明では、２の補数表現された２進データを、その
符号および大きさに比例したパルス幅変調（以下、PWM
と略称）信号に変換して出力するPWM回路において、変
換すべきデータを保持する保持手段と、前記保持手段に
保持されたデータのうち符号ビットを除く部分のデータ
を入力するPWM信号発生手段と、前記PWM信号発生手段か
ら出力されるPWM信号と前記保持手段から出力される符
号ビットとを入力して排他的論理和演算による補数変換
を行う演算手段とを備え、前記演算手段からの出力をPW
Mビットとし、前記保持手段からの符号ビットをサイン
ビットとしたことを特徴とするものである。
符号および大きさに比例したパルス幅変調（以下、PWM
と略称）信号に変換して出力するPWM回路において、変
換すべきデータを保持する保持手段と、前記保持手段に
保持されたデータのうち符号ビットを除く部分のデータ
を入力するPWM信号発生手段と、前記PWM信号発生手段か
ら出力されるPWM信号と前記保持手段から出力される符
号ビットとを入力して排他的論理和演算による補数変換
を行う演算手段とを備え、前記演算手段からの出力をPW
Mビットとし、前記保持手段からの符号ビットをサイン
ビットとしたことを特徴とするものである。
また、本発明では、２の補数表現された２進データ
を、その符号および大きさに比例したパルス幅変調（以
下、PWMと略称）信号に変換して出力するPWM回路におい
て、変換すべき有効データおよび符号ビット、丸めビッ
トを保持する保持手段と、前記保持手段に保持された有
効データを入力し、PWM信号ならびに該PWM信号より１ク
ロック分だけ遅れた遅延信号を出力する信号発生手段
と、前記遅延信号と前記保持手段から出力される前記丸
めビットを入力する論理積手段と、前記論理積手段の出
力と前記PWM信号を入力する論理和手段と、前記論理和
手段の出力と前記保持手段から出力される前記符号ビッ
トを入力して補数変換する排他的論理和手段とを備え、
前記排他的論理和手段からの出力をPWMビットとし、前
記保持手段からの符号ビットをサインビットとして、前
記有効データの最下位１ビットを丸めるようにしたもの
である。
を、その符号および大きさに比例したパルス幅変調（以
下、PWMと略称）信号に変換して出力するPWM回路におい
て、変換すべき有効データおよび符号ビット、丸めビッ
トを保持する保持手段と、前記保持手段に保持された有
効データを入力し、PWM信号ならびに該PWM信号より１ク
ロック分だけ遅れた遅延信号を出力する信号発生手段
と、前記遅延信号と前記保持手段から出力される前記丸
めビットを入力する論理積手段と、前記論理積手段の出
力と前記PWM信号を入力する論理和手段と、前記論理和
手段の出力と前記保持手段から出力される前記符号ビッ
トを入力して補数変換する排他的論理和手段とを備え、
前記排他的論理和手段からの出力をPWMビットとし、前
記保持手段からの符号ビットをサインビットとして、前
記有効データの最下位１ビットを丸めるようにしたもの
である。
［作 用］ 本発明では、２進データを直ちに補数変換することな
くそのままPWM信号に変換してしまい、そのPWM信号に対
してはじめて補数変換することにより回路を簡素化し、
さらにその回路における下位ビットの丸め機能をも併せ
持たせることができる。
くそのままPWM信号に変換してしまい、そのPWM信号に対
してはじめて補数変換することにより回路を簡素化し、
さらにその回路における下位ビットの丸め機能をも併せ
持たせることができる。
［実施例］ 以下、実施例に基づいて本発明を詳細に説明する。
第１図（ａ）および（ｂ）は、それぞれ本発明の第１
および第２の実施例を示すブロック図である。本図にお
いて、１はデータ保持回路、２は符号なしPWM信号発生
回路、３は加算および論理反転回路、４は出力同期回路
である。データ保持回路１の最上位の符号ビットはその
ままSIGN（サイン）端子へ出力される。符号ビット−丸
めビット間のデータはPWM信号発生回路２へ送られPWM信
号に変換される。PWM信号発生回路２は、通常のPWM信号
（PWM）のほか、丸め機能を有する場合はPWM信号の１の
区間を１クロックサイクル加算するための信号（ADD）
を出力する（第２図参照）。PWM信号発生回路２として
は （１）プリセッタブルダウンカウンタを利用するもの （２）リングカウンタとＡ＝Ｂ型のコンパレータを利用
するもの （３）リングカウンタとＡ＞B,A＝Ｂ型のマグニチュー
ドコンパレータを利用するもの などが上げられる。
および第２の実施例を示すブロック図である。本図にお
いて、１はデータ保持回路、２は符号なしPWM信号発生
回路、３は加算および論理反転回路、４は出力同期回路
である。データ保持回路１の最上位の符号ビットはその
ままSIGN（サイン）端子へ出力される。符号ビット−丸
めビット間のデータはPWM信号発生回路２へ送られPWM信
号に変換される。PWM信号発生回路２は、通常のPWM信号
（PWM）のほか、丸め機能を有する場合はPWM信号の１の
区間を１クロックサイクル加算するための信号（ADD）
を出力する（第２図参照）。PWM信号発生回路２として
は （１）プリセッタブルダウンカウンタを利用するもの （２）リングカウンタとＡ＝Ｂ型のコンパレータを利用
するもの （３）リングカウンタとＡ＞B,A＝Ｂ型のマグニチュー
ドコンパレータを利用するもの などが上げられる。
加算・反転回路３では、PWM信号発生回路２で生成さ
れたPWM信号に対し、丸め機能がある場合は丸めビット
が１のとき１の区間を１クロックサイクル加算する。更
に、符号ビットが１ならばそのPWM信号の論理を反転
し、PWM端子へ出力する。
れたPWM信号に対し、丸め機能がある場合は丸めビット
が１のとき１の区間を１クロックサイクル加算する。更
に、符号ビットが１ならばそのPWM信号の論理を反転
し、PWM端子へ出力する。
第３図は、第３の実施例を示した回路である。第４図
は、第３図の動作を示す波形図である。第３図は、６ビ
ットの２進データから最下位ビットを丸め４ビットのPW
M信号と１ビットの符号信号に変換するPWM回路を示す。
第３図において、31はデータを保持するＤ−FF（Ｄ型フ
リップフロップ）、32は基準カウンタ（アップカウン
タ）、33はマグニチュードコンパレータ、34はPWM信号
の加算および論理反転回路、35は出力同期用のＤ−FFで
ある。本回路では、データの値と基準カウンタの値を比
較することによりPWM信号が生成される。
は、第３図の動作を示す波形図である。第３図は、６ビ
ットの２進データから最下位ビットを丸め４ビットのPW
M信号と１ビットの符号信号に変換するPWM回路を示す。
第３図において、31はデータを保持するＤ−FF（Ｄ型フ
リップフロップ）、32は基準カウンタ（アップカウン
タ）、33はマグニチュードコンパレータ、34はPWM信号
の加算および論理反転回路、35は出力同期用のＤ−FFで
ある。本回路では、データの値と基準カウンタの値を比
較することによりPWM信号が生成される。
ところでPWM信号の性質上、PWM信号の論理を反転する
ことにより補数変換が行なわれる。この役目を果たして
いるのが加算・論理反転ゲート34である。Ａ＞Ｂの出力
にＡ＝Ｂの出力を加えることにより、１クロックサイク
ル分だけ１の期間を延ばすことができる。加算・論理反
転ゲート34ではまた、丸めビットの値により１を加える
か否かを判断して下位ビットの丸め機能をも実現してい
る。
ことにより補数変換が行なわれる。この役目を果たして
いるのが加算・論理反転ゲート34である。Ａ＞Ｂの出力
にＡ＝Ｂの出力を加えることにより、１クロックサイク
ル分だけ１の期間を延ばすことができる。加算・論理反
転ゲート34ではまた、丸めビットの値により１を加える
か否かを判断して下位ビットの丸め機能をも実現してい
る。
また、本発明を適用した回路のPWM信号の位相と従来
の回路のそれとを比較すると、負の値に対して第５図に
示すような違いが現れる。本回路の場合、位相の変化が
全区間にわたって線形である。従って、従来方法と同様
この位相特性が脈流を増大させるような問題を生ずるこ
とはなく、前述の用途に於ては従来方式と実質的な作用
は同じであるとみなせる。
の回路のそれとを比較すると、負の値に対して第５図に
示すような違いが現れる。本回路の場合、位相の変化が
全区間にわたって線形である。従って、従来方法と同様
この位相特性が脈流を増大させるような問題を生ずるこ
とはなく、前述の用途に於ては従来方式と実質的な作用
は同じであるとみなせる。
［発明の効果］ 以上説明したとおり、本発明によれば、符号付きのPW
M回路を実現するのに、従来のような２進データを直接
補数変換する必要がないため、小さい回路規模で実現す
ることができる。特に、多ビットの回路では効果的であ
る。また本発明によれば、丸め機能も簡単に付加するこ
とができる。
M回路を実現するのに、従来のような２進データを直接
補数変換する必要がないため、小さい回路規模で実現す
ることができる。特に、多ビットの回路では効果的であ
る。また本発明によれば、丸め機能も簡単に付加するこ
とができる。
第１図は本発明の一実施例を示すブロック図、 第２図は第１図の動作を示す波形図、 第３図はその他の実施例を示す回路図、 第４図は第３図の動作を示す波形図、 第５図は本発明と従来例との差異を説明する線図であ
る。 １……データ保持回路、 ２……PWM信号発生回路、 ３……加算・反転回路、 ４……出力同期回路、 31……４ビットＤ−FF、 32……アップカウンタ、 33……マグニチュードコンパレータ、 34……加算・論理反転ゲート、 35……２ビットＤ−FF。
る。 １……データ保持回路、 ２……PWM信号発生回路、 ３……加算・反転回路、 ４……出力同期回路、 31……４ビットＤ−FF、 32……アップカウンタ、 33……マグニチュードコンパレータ、 34……加算・論理反転ゲート、 35……２ビットＤ−FF。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 7/08
Claims (2)
- 【請求項１】２の補数表現された２進データを、その符
号および大きさに比例したパルス幅変調（以下、PWMと
略称）信号に変換して出力するPWM回路において、 変換すべきデータを保持する保持手段と、 前記保持手段に保持されたデータのうち符号ビットを除
く部分のデータを入力するPWM信号発生手段と、 前記PWM信号発生手段から出力されるPWM信号と前記保持
手段から出力される符号ビットとを入力して排他的論理
和演算による補数変換を行う演算手段とを備え、 前記演算手段からの出力をPWMビットとし、前記保持手
段からの符号ビットをサインビットとしたことを特徴と
するパルス幅変調回路。 - 【請求項２】２の補数表現された２進データを、その符
号および大きさに比例したパルス幅変調（以下、PWMと
略称）信号に変換して出力するPWM回路において、 変換すべき有効データおよび符号ビット，丸めビットを
保持する保持手段と、 前記保持手段に保持された有効データを入力し、PWM信
号ならびに該PWM信号より１クロック分だけ遅れた遅延
信号を出力する信号発生手段と、 前記遅延信号と前記保持手段から出力される前記丸めビ
ットを入力する論理積手段と、 前記論理積手段の出力と前記PWM信号を入力する論理和
手段と、 前記論理和手段の出力と前記保持手段から出力される前
記符号ビットを入力して補数変換する排他的論理和手段
とを備え、 前記排他的論理和手段からの出力をPWMビットとし、前
記保持手段からの符号ビットをサインビットとして、前
記有効データの最下位１ビットを丸めることを特徴とす
るパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211447A JP3020517B2 (ja) | 1989-08-18 | 1989-08-18 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211447A JP3020517B2 (ja) | 1989-08-18 | 1989-08-18 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376312A JPH0376312A (ja) | 1991-04-02 |
| JP3020517B2 true JP3020517B2 (ja) | 2000-03-15 |
Family
ID=16606104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211447A Expired - Fee Related JP3020517B2 (ja) | 1989-08-18 | 1989-08-18 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3020517B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044899A1 (fr) | 1996-05-20 | 1997-11-27 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit et procede de modulation de largeur d'impulsion |
-
1989
- 1989-08-18 JP JP1211447A patent/JP3020517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376312A (ja) | 1991-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |