JPH0346917B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アツプダウンカウンタ（以下Ｕ／Ｄ
カウンタと略す）とＤ／Ａコンバータを具備し、
Ｄ／Ａコンバータの出力電圧V₀がＵ／Ｄカウン
タの出力に応じて変化するように構成されている
デイジタル式アナログモメリに関するものであ
る。

〔従来技術〕 第１図は従来の一般的なアナログメモリの構成
を示すブロツク図である。１はＵ／Ｄカウンタ、
２はＤ／Ａコンバータ、３はクロツクパルス発生
器、４及び５はスイツチ、６ないし９はナンド回
路である。なお、ナンド回路６及び７はフリツプ
フロツプ回路（以下Ｆ・Ｆと略す）１０を構成し
ている。

第２図のタイムチヤートを用いてその動作を簡
単に説明する。スイツチ４を時刻t₁でオンすると
その出力信号ａは“Ｌ”レべルとなり、Ｆ・Ｆ１
０の出力信号ｃすなわちＵ／Ｄカウンタ１の出力
増減用信号入力端子（Ｕ／Ｄ端子）への入力信号
が“Ｈ”レベルとなる。同時に、クロツクパルス
発生器３の出力パルスがナンド回路８を通して
Ｕ／Ｄカウンタ１のクロツク入力端子に入力され
る（信号ｄ）。これによつてＵ／Ｄカウンタ１は
カウンタアツプし、Ｄ／Ａコンバータ２の出力電
圧V₀（第２図信号ｅ）が増加する。時刻t₂におい
てスイツチ４がオフすると、ナンド回路８の出力
が“Ｌ”レベルとなり、信号ｄの入力がストツプ
するため、Ｕ／Ｄカウンタ１のカウントアツプが
停止しＤ／Ａコンバータの出力電圧V₀は増加せ
ずに保持される。

時刻t₃において、スイツチ５がオンすると、
Ｆ・Ｆ１０の出力信号ｃが“Ｌ”レベルとなり、
Ｕ／Ｄカウンタ１のクロツク入力端子にはナンド
回路９を介してクロツク信号ｄが入力される。し
たがつて、Ｕ／Ｄカウンタ１はカウントダウンを
開始し、Ｄ／Ａコンバータの出力電圧V₀（信号
ｅ）は減少する。

ところで、一般にＵ／Ｄカウンタを用いる際に
は、Ｕ／Ｄ信号とクロツク信号とのタイミングが
セツトアツプ時間を満足することが必要である。
すなわち、Ｕ／Ｄ信号の変化点とクロツク信号の
入力とが少なくともセツトアツプ時間だけずれて
いることが必要である。Ｕ／Ｄ信号とクロツク信
号とがほぼ同時に入力されるとカウント値が急変
してしまうからである。前述した従来のアナグメ
モリでは、スイツチ４及び５とクロツクパルス発
生器３とは非同期であるから、セツトアツプ時間
を満足しない場合がある。第３図のタイミングチ
ヤートは、スイツチ４及び５を誤つて同時にオン
し、チヤタリングを生じている場合を示してお
り、信号ａ，ｂはスイツチ４，５の出力、信号ｃ
はＦ・Ｆ１０の出力、信号ｄはナンド回路９の出
力、信号ｅはＤ／Ａコンバータの出力電圧を示し
ている。時刻t₅のクロツク信号入力が信号ｃの立
上り時刻t₄の直後にあり、その時間間隔Ｔがセツ
トアツプ時間を満足しないためにＤ／Ａコンバー
ト２の出力電圧V₀（信号ｅ）が急変している。

このような急変は操作者の意図しないものであ
り、高い信頼性が要求されるプラントの制御機器
等にこのようなアナログメモリを用いることはき
わめて不都合である。

〔発明の概要〕

本発明は上記の問題点に鑑みてなされたもので
あり、その目的とするところは、スイツチ入力に
かかわらず安定した出力を出すことのできるアナ
ログメモリを提供することにある。

かかる目的を達成するために、本発明は、クロ
ツク入力端子に信号が入力する毎に、Ｕ／Ｄ入力
端子の入力レベルに応じてカウントアツプまたは
カウントダウンするアツプダウンカウンタ１と、
このアツプダウンカウンタのカウント値を電圧値
に変換するＤ／Ａコンバート２と、２つの入力端
子に入力される信号に応じて第１［Ｈ］又は第２
［Ｌ］のレベルを選択出力する第１のパルス発生
器１０と、２つの入力端子に入力される信号のい
ずれか一方の信号を入力した場合にアツプダウン
カウンタのセツトアツプ時間よりも長いパルス幅
を有する一定周波数のパルスをアツプダウンカウ
ンタのクロツク入力端子に出力する第２のパルス
発生器８，９，１２，１４と、第１のパルス発生
器の出力を入力し第２のパルス発生器の出力する
所定幅のパルスの始端t₂で該入力信号をサンプル
ホールドしてアツプダウンカウンタのＵ／Ｄ入力
端子に出力する第３のパルス発生器１１とを備
え、第２のパルス発生器の出力する所定幅のパル
スは、そのパルスの終端t₃でアツプダウンカウン
タの内容を増減するようにしたものである。

〔実施例〕

以下、実施例とともに本発明を詳細に説明す
る。第４図は本発明の一実施例を示すブロツク回
路図である。第１図と同一部分には同一の符号を
付してその説明は省略する。１１，１２はＤ型フ
リツプフロツプ回路（以下Ｄ−Ｆ・Ｆと略す）、
１３はノツト回路、１４はナンド回路９に対して
周波数ｆの第１のクロツクパルスを出力し、Ｄ−
Ｆ・Ｆ１２のクロツク入力端子Ｃに周波数２ｆの
第２のクロツクパルスを出力するクロツクパルス
発生器である。なお、第２のクロツクパルスの周
期はＵ／Ｄカウンタのセツトアツプ時間よりも長
いものである。また、Ｄ−Ｆ・Ｆ１１は第３のパ
ルス発生器として動作し、Ｄ−Ｆ・Ｆ１２、クロ
ツクパルス発生器１４及びナンド回路８，９は第
２のパルス発生器として動作し、Ｆ・Ｆ１０は第
１のパルス発生器として動作する。

次に第５図タイミングチヤートを用いて本実施
例の動作を説明する。時刻t₁でスイツチ４をオン
すると、スイツチ４の出力信号ａは“Ｌ”レベル
となり、Ｆ・Ｆ１０の出力信号ｈ及びナンド回路
８の出力信号ｅが“Ｈ”レベルとなる。ナンド回
路８の出力信号ｅが“Ｈ”レベルになるとクロツ
クパルス発生器１４が出力する第１のクロツクパ
ルスｄがナンド回路９を介してＤ−Ｆ・Ｆ１２に
信号ｆとして入力される。Ｄ−Ｆ・Ｆ１２のクロ
ツク入力端子Ｃには第２のクロツクパルスｃが入
力され、その立上りのタイミングで信号ｆのレベ
ルをホールドし、信号ｇとして出力する。この信
号ｇはＵ／Ｄカウンタ１のクロツク入力となつて
おり、その立上りでＵ／Ｄ入力に応じてカウント
内容を増減するので、時刻t₁経過後最初にカウン
トアツプ又はカウントダウンするのは時刻t₃とな
る。

一方、Ｕ／Ｄカウンタ１のＵ／Ｄ端子入力すな
わちＤ−Ｆ・Ｆ１１の出力信号ｉは信号ｇの反転
信号である信号ｊの立上りをクロツク入力として
Ｆ・Ｆ１０の出力信号ｈのレベルをホールドした
ものであり、時刻t₂において“Ｈ”レベルとな
る。したがつて時刻t₃で信号ｇが立上るとＵ／Ｄ
カウンタ１のＵ／Ｄ入力信号ｉが“Ｈ”レベルと
なつているためＵ／Ｄカウンタ１はカウントアツ
プし、Ｄ／Ａコンバータの出力電圧V₀（信号ｋ）
は１ステツプ上昇する。以下同様に時刻t₄ないし
t₆で信号ｋは１ステツプ上昇する。このように、
Ｕ／Ｄカウンタ１のＵ／Ｄ信号入力とクロツク入
力とが同時に入力されることはないので、カウン
ト内容は絶対に急変せず、安定した出力電圧V₀
を得ることができる。

次に、第３図のタイミングチヤートの場合と同
様にスイツチ４及び５を同時にオンし、しかもチ
ヤタリングが生じている場合の動作を第６図のタ
イミングチヤートを用いて説明する。スイツチ４
及び５はオンするとその出力信号ａ及びｂは
“Ｌ”レベルとなる。時刻t₁でスイツチ４がオン
して出力信号ａが“Ｌ”レベルとなと、ナンド回
路８の出力信号ｅが“Ｈ”レベルとなり、時刻t₂
で第１のクロツクパルスｄがナント回路９に入力
するのでその出力信号ｆは“Ｌ”レベルとなる。
しかし、時刻t₃で信号ａが“Ｈ”レベルとなり時
刻t₄で信号ｂが“Ｈ”レベルとなるため、第２の
クロツクパルスｃが立上る時刻t₅ではナンド回路
９の出力信号ｆは“Ｈ”レベルとなつており、Ｄ
−Ｆ・Ｆ１２のＱ出力信号ｇは変化せず“Ｈ”レ
ベルのままである。

時刻t₆において再び信号ａが“Ｌ”レベルにな
るが時刻t₇で“Ｈ”レベルとなり、このとき信号
ｂが“Ｈ”レベルであることからナンド回路９の
出力信号ｆが前述の場合と同様にすぐに“Ｈ”レ
ベルとなり、信号ｇはそのまま“Ｈ”レベルを保
持する。

以上のように時刻t₁〜t₇では、信号ｇすなわち
Ｕ／Ｄカウンタ１のクロツク入力端子の入力信号
が“Ｈ”レベルを保持しているため、クロツク入
力はなく、Ｕ／Ｄ入力端子への入力信号ｉの状態
にかかわらずカウント内容に変化がない。したが
つて、Ｄ／Ａコンバータ２の出力電圧値V₀（信号
ｋ）も変化しない。すなわち、チヤタリングが生
じても、それによつて出力電圧V₀が変化しない。

時刻t₈で信号ｂが“Ｌ”レベルになると、ナン
ド回路８の出力信号ｅが“Ｈ”レベルとなる。時
刻ｔ９で信号ａが“Ｌ”レベルになると、ナンド
回路８の出力信号ｅは依然“Ｈ”レベルである
が、Ｆ・Ｆ１０の出力信号ｈが“Ｌ”レベルにな
る。時刻t₁₀では第１のクロツクパルスｄが立上
るためにナンド回路９の出力信号ｆが“Ｌ”レベ
ルになる。以後信号ｅに変化がないので、信号ｆ
は信号ｄの反転信号として出力する。時刻t₁₁で
は第２のクロツクパルスｃがＤ−Ｆ・Ｆ１２のク
ロツク端子に入力するのでその出力信号ｇが
“Ｌ”レベルになる。信号ｇはＵ／Ｄカウンタ１
のクロツク入力端子に入力される一方ノツト回路
１３にも入力され、その出力信号ｊはＤ−Ｆ・Ｆ
１１のクロツク入力となつている。したがつてＤ
−Ｆ・Ｆ１１の出力信号ｉは時刻t₁₁において入
力信号ｈが“Ｈレベルであることから“Ｈ”レベ
ルとなる。時刻t₁₂になると、Ｕ／Ｄカウンタ１
のクロツク入力信号ｇが立上る。なお、第２のク
ロツクパルスの周期はＵ／Ｄカウンタ１のセツト
アツプ時間よりも長いので、時刻t₁₁とt₁₂の間の
時間はＵ／Ｄカウンタ１のセツトアツプ時間より
も長い。このときＵ／Ｄ入力信号ｉは“Ｈ”レベ
ルとなつているのでカウント内容は１カウント増
加し、Ｄ／Ａコンバータ２の出力電圧V₀（信号
ｋ）は上昇する。同様に時刻t₁₃においてもＵ／
Ｄカウンタ１の内容が増加し、信号ｋがさらに１
ステツプ上昇する。

なお、本実施例では第２のクロツクパルスの周
波数は第１のクロツクパルスの２倍であるが、２
以上の自然数倍なら何倍でもよい。

〔発明の効果〕

以上説明したように本発明のアナログメモリ
は、Ｕ／Ｄカウンタのセツトアツプ時間よりも長
いパルス幅を有するパルスを用い、その始端のタ
イミングで所定レベルの信号をＵ／Ｄ入力端子に
入力し、その終端のタイミングでクロツクによる
アツプダウンカウンタの内容増減を行うようにし
ているので、Ｕ／ＤカウンタのＵ／Ｄ信号入力と
クロツク入力との入力タイミングは必ずセツトア
ツプ時間が確保され、入力手段からの入力タイミ
ングにかかわらず、安定した出力を出すことがで
きる。

【図面の簡単な説明】

第１図は従来のアナログメモリのブロツク回路
図、第２図及び第３図はそのタイミングチヤー
ト、第４図は本発明の一実施例を示すブロツク回
路図、第５図及び第６図はそのタイミングチヤー
トである。 １……Ｕ／Ｄカウンタ、２……Ｄ／Ａコンバー
タ、４，５……スイツチ、６〜９……ナンド回
路、１１，１２……Ｄ−Ｆ・Ｆ、１３……ノツト
回路、１４……クロツクパルス発生器。

Claims (1)

1. 【特許請求の範囲】 １ クロツク入力端子に信号が入力する毎に、
   Ｕ／Ｄ入力端子の入力レベルに応じてカウントア
   ツプまたはアウントダウンするアツプダウンカウ
   ンタと、 このアツプダウンカウンタのカウント値を電圧
   値に変換するＤ／Ａコンバータと、 ２つの入力端子に入力される信号に応じて第１
   又は第２のレベルを選択出力する第１のパルス発
   生器と、 前記２つの入力端子に入力される信号のいずれ
   か一方の信号を入力した場合に、前記アツプダウ
   ンカウンタのセツトアツプ時間よりも長いパルス
   幅を有する一定周波数のパルスを前記アツプダウ
   ンカウンタのクロツク入力端子に出力する第２の
   パルス発生器と、 前記第１のパルス発生器の出力を入力し、前記
   第２のパルス発生器の出力する所定幅のパルスの
   始端で該入力信号をサンプルホールドして前記ア
   ツプダウンカウンタのＵ／Ｄ入力端子に出力す
   る、第３のパルス発生器とを備え、 前記第２のパルス発生器の出力する所定幅のパ
   ルスは、そのパルスの終端で前記アツプダウンカ
   ウンタの内容を増減するものであることを特徴と
   するアナログメモリ。 ２ 第２のパルス発生器は、２つの入力手段のい
   ずれか一方の出力信号を入力することによつて所
   定の周波数の第１のクロツクパルスを選択的にゲ
   ートし、このゲート出力を前記第１のクロツクパ
   ルスの周波数のｎ倍（ｎは２以上の自然数）の周
   波数をもちその周期がアツプダウンカウンタのセ
   ツトアツプ時間よりも長い第２のクロツクパルス
   によつてサンプルホールドして出力するものであ
   ることを特徴とする特許請求の範囲第１項記載の
   アナログメモリ。