KR970007971B1 - 반도체 집적회로 패키지용 테스트 장치 - Google Patents

반도체 집적회로 패키지용 테스트 장치 Download PDF

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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

요약없음

Description

반도체 집적회로 패키지용 테스트 장치
제1도는 종래의 반도체 집적회로 패키지용 테스트 장치를 개략적으로 나타낸 사시도,
제2도는 종래의 반도체 집적회로 패키지용의 테스트 장치에 따른 테스트 방법을 나타낸 도면,
제3도는 이 발명에 따른 반도체 집적회로 패키지용 테스트 장치를 개략적으로 나타낸 사시도,
제4도는 제3도에서의 IV-IV선 단면도,
제5도는 이 발명에 따른 상부 소켓보드와 접촉결합되는 접속부를 갖는 하부 소켓(bottom socket board)의 완충부 일부 절개 사시도,
제6도는 이 발명에 따른 상부 소켓보드(top socket board)의 단면도,
제7도는 제5도에 도시된 접속부의 VII-VII선 단면도에 따른 하나의 접속부에 대한 확대 단면도이다.
이 발명은 반도체 집적회로(Integrated Circuit ; 이하, IC라 약칭함) 패키지용 테스트 장치에 관한 것으로, 보다 상세하게는 소켓보드에 삽입하게 되는 테스트 소켓을 없앰으로써 소켓보드에 반도체 패키지 외부리드(outer-lead)를 삽입함이 없이 직접 전기적 접촉 가능함과 동시에 소켓보드를 분리할 수 있는 반도체 IC 패키지용 테스트 장치에 관한 것이다.
일반적으로 반도체 IC는 패키지화된 상태도 제품의 신뢰성을 확인하기 위하여 각종 테스트를 실시한다. 상기 테스트는 반도체 IC 패키지의 모든 입출력 단자를 테스트 신호 발생회로와 연결하여 정상동작 여부를 테스트하는 전기적 테스트와, 정상동작 조건보다 고온, 고전압으로 스트레스를 가하여 반도체 칩의 수명 및 결함발생부를 체크하는 번인테스트가 있다. 특히, 반도체 IC 패키지의 테스트는 신속, 정밀도가 요구되는데 상기 요구를 충족시키기 위해 다양한 방법의 테스트가 제안되어 왔다. 물론 다양한 테스트 방법은 반도체 IC 패키지의 패키지 형태에 따라 달라지지만, 이를테면 티.에스.오.피(Thin Small Out-line Package ; 이하, TSOP라 약칭함) 또는 큐.에프.피(Quad Flat Package ; 이하, QFP라 약칭함) 타입의 경우에는 소켓내부에 소켓 핀을 구성해 놓고 반도체 IC의 외부리드가 소켓 핀을 가압하게 되는 방식으로 전기적 접촉이 되게 되어 있다.
또한, 제1도 및 제2도에 도시된 종래의 테스트 방법의 일예인 에스.오.제이(Small Out-line J-Bend Package ; 이하, SOJ라 약칭함) 또는 피.엘.씨.씨(Plastic Leased Chip Carrier ; 이하, PLCC) 타입의 테스트 방법인 경우는, 반도체 IC 패키지를 소켓 몸체부에 형성된 함몰부 양측에 탄력성을 가진 소켓 핀을 장착하여 데드타입(Dead Type ; 반도체 IC 패키지 삽입형태에 있어서 리드가 위로 향한채 삽입되는 형태를 말함)으로 반도체 IC 패키지가 삽입되어 서로 전기적 접촉이 이루어지도록 되어 있다.
여기에서, 참조번호 1은 로드보드(load board), 2는 수행보드(performance board), 3은 소켓보드이고, 4는 소켓 몸체부이며, 5는 소켓 함몰부이다.
제2도에 도시된 바와같이, 소켓 몸체부(4)에 소켓 함몰부(5)가 형성되어 있으며 그 함몰부(5) 좌우측에 소켓 핀(6)이 장착되어 있다. 이 함몰부(5)에 외부리드(8)를 갖는 반도체 IC 패키지(7)가 삽입되어 테스트가 행해진다.
상기 어느 경우의 종래 방법에 의해서도 소켓 핀과 반도체 IC 패키지의 외부리드간의 마찰로 인해, 이를 테면 탄성력 과다 또는 부족으로 인한 전기적 접촉불양, 반복 테스트로 인한 소켓 핀의 손상, 테스트에 많은 시간 소요 등의 문제점이 있었다. 특히, TSOP 또는 QFP 타입 경우에는 소켓 핀의 탄성력 부족으로 인한 전기적 접촉불량이 자주 발생하게 되는데 이것은 반도체 IC 패키지의 테스트 신뢰성에 심각한 영향을 끼친다.
또한, 상기 테스트 방법은 최근 경향인 멀티핀, 미세 피치 반도체 IC 패키지 등의 고정밀도의 구조에는 테스팅의 정확도가 떨어지는 문제점도 있다.
이러한 문제점을 해결하고자 부단한 노력이 진행되어 왔다. 그 예로 미합중국 특허번호 제4,747,784호에는 표면 탑재형 반도체 IC 테스트 방법이 상세히 기재되어 있다. 상기 방법에 의하면, 이전에 발생하였던 소켓핀과 반도체 IC 패키지의 외부리드간의 접촉시 발생하는 외부리드 손상, 소켓 핀의 빈번한 교체등의 문제점은 해소되었으나, 그 테스팅을 행하기 위해 반도체 IC 패키지의 외부리드가 원형 상태여야 하고, 그에따라 외부리드의 재질이 쉽게 구부러질 수 있는 것이어야 하며, 또한 테스트후에 트림(trim) 공정시에 일직선으로 다시 펴야하는 불필요한 공정이 요구되는 등의 많은 문제점이 있다. 아울러, 상기 특허는 테스트 장치의 전체 구조에 대해 제안되었고, 이 발명이 제안하고자 하는 소켓보드중 일부만의 교체로 기존에 사용하고 있는 테스팅 시스템에 그대로 적용할 수 있는 장점 등이 전혀 없고, 그 구조면에 있어서 복잡하다.
이 발명은 상기 문제점들을 해결하기 위하여 된 것으로서, 이 발명의 목적은, 반도체 IC 패키지의 테스트시에 일어나는 외부리드의 손상을 제거할 수 있도록 된 표면접촉형 반도체 IC 패키지 테스트 장치를 제공함에 있다.
이 발명의 다른 목적은, 멀티핀, 미세피치 반도체 패키지에도 신속, 정확한 테스트가 가능한 반도체 IC 패키지용 테스트 장치를 제공함에 있다.
이 발명의 또다른 목적은, 소켓보드 중 일부를 따로 분리 가능하도록 구성됨으로써 여러 타입의 반도체 IC 패키지를 테스트할 수있는 테스트 장치를 제공함에 있다.
상기 목적을 달성하기 위한 이 발명에 따른 반도체 집적회로용 테스트 장치의 특징은, 패키지화된 반도체 집적회로에 전기적인 테스트를 행할 수 있도록 로드보드와, 상기 로드보드 위에 배치된 수행보드 및 상기 수행보드 위에 고정배치된 테스트 소켓보드를 포함하는 반도체 집적회로용 테스트 장치에 있어서, 상기 소켓보드가 접속수단을 통해서 상부 및 하부 소켓으로 분리가능하도록 구성됨과 동시에 상기 반도체 IC 패키지를 삽입함이 없이 테스트할 수 있도록 표면 접촉용으로 구성된 점에 있다.
이하, 이 발명에 따른 반도체 IC 패키지용 테스트 소켓의 바람직한 하나의 실시예의 대해 첨부도면을 참조하여 상세히 설명한다.
제3도는 이 발명에 따른 반도체 IC 패키지용 테스트 장치를 개략적으로 나타낸 도면이다.
제3도에 도시된 바와같이, 로드보드(31)상에 수행보드(32)가 탑재되어 있고, 상기 수행보드(32)상에 고정되는 상부 소켓보드(34)와 하부 소켓보드(33)로 구성된 소켓보드(35)가 탑재되어 있다.
제4도는 제3도에 도시된 소켓보드(35)의 IV-IV선 단면도이다.
제4도에 도시된 바와같이, 소켓보드(35)가 상부 소켓보드(top socket board ; 34)와 하부 소켓보드(bottom socket board ; 33)로 나누어진다. 상기 상부 소켓보드(34)는 멀티층의 PCB(Printed Circuit Board ; 41)로 되어 있다. 상부 소켓보드 표면부에는 제3도 및 제4도에 도시된 바와같이 테스트용 반도체 IC 안착용 완충 및 접촉부재(36)가 대량 테스트할 수 있도록 어레이 형태로 배치되어 있다. 상부 소켓보드 밑면부에는 상기 하부 소켓보드(33)와 결합되어 전기적 접속이 되도록 하고 후술되는 제6도에 도시된 바와같은 연결돌출부(42)가 형성되어 있다.
또한, 제6도 및 제7도에 도시된 바와같이, 상기 상부 소켓보드(34)와 접촉되는 하부 소켓부의 상면부에는 상기 연결돌출부(42)가 결합되는 깔대기 형상의 홈(46)이 형성되어 있고, 제3도에 도시된 로드보드(31)로 통하는 관통부재(42)가 하부 소켓보드(33)를 관통하여 형성되어 있다. 상기 관통부재(42)는 상기 상부 소켓보드상에 형성된 반도체 IC 패키지의 외부리드 접촉용 접촉단자(47)와 전기적으로 연결되는 회로배선이 멀티층의 PCB(41)를 통하여 배치된다.
이어서, 제5도~제7도를 참조하여 상부 소켓보드(34)와 하부 소켓보드(33) 및 그 연결상태를 상세히 설명하면 다음과 같다.
상부 소켓 표면부에는 테스트용 반도체 패키지가 얹혀질 때 순간적으로 전기적 접촉이 가능하도록 전기 접촉용 접촉단자(47)가 형성되어 있다. 또한 전기적 접촉시에 상기 반도체 IC 몸체부(48)와 PCB 기판의 상부 표면부와의 완충역할과 테스트시에 요동방지 역할도 할 수 있는 고무층으로 된 완충부재(49)가 장착되어 있다.
상기 반도체 IC 패키지의 외부리드(50)는 접촉단자(47)와 전기적 접촉이 용이하도록 상기 상부 소켓보드(34)에 형성된 접촉단자(47)의 표면부와 평행이 되도록 바깥방향으로 구부러져 있다.
상기 접촉단자(47)와 전기적으로 연결된 PCB내의 회로배선은 밑면부에 형성되어 있는 상술한 바 있는 연결돌출부(42)로 연결된다.
상기 상부 소켓부에 형성된 연결돌출부(42)는 제7도에 도시된 바와같이 하부소켓부(33)의 표면에 덮인 고무층으로 된 완충부(51)를 관통하여 설치된 깔대기 모양의 연결홈(46)이 형성된 관통부재(52)가 설치되어 있다. 상부 소켓보드의 연결돌출부(42)와 관통부재(52)가 끼워맞춤되고 배선(53)을 통하여 제3도에 도시된 수행보드(32) 및 로드보드(31)와 전기적으로 연결된다.
또한, 상부 소켓보드(34)는 제6도에 도시된 바와같이 하부층으로 갈수록 프린트된 회로 간격이 커지는 멀티층 구조의 PCB(41)로 되어 있기 때문에 다판화 및 미세 피치 패키지 테스트시에도 배선 연결이 매우 용이하며 종래의 종종 발생하였던 미세 피치 패키지를 테스트할 경우 소켓 핀을 미세핀으로 해야하는 불편함이 제거되었다.
또한, 상부 소켓부(34)와 하부 소켓부(33)가 분리가능하도록 되어 있기 때문에 패키지 타입의 변경시에도 용이하게 대처할 수 있으며, 하나의 로드보드, 수행보드 및 소켓보드의 하부 소켓보드로도 상부 소켓만 교체해주면 여러가지 유형의 패키지를 테스트할 수 있다.
이상 설명한 바와같이, 이 발명에 따른 반도체 IC 패키지용 테스트 장치에 의하면 상부 소켓보드만 따로 분리가능하도록 됨과 동시에 외부 표면접촉용 소켓으로 구성됨으로써 아래와 같은 효과를 얻을 수 있다.
첫째, 테스트 공정으로 야기되는 반도체 IC 패키지의 외부리드의 손상을 방지할 수 있다.
둘째, 반도체 IC 패키지의 다핀화, 미세피치화에도 효율적으로 대처할 수 있다.
셋째, 반복되는 테스트에도 테스트 소켓을 교체할 필요가 없어 원가절감에 도움이 된다.
넷째, 상부 소켓보드와 하부 소켓이 분리가능하여 여러 타입의 반도체 IC 패키지를 테스트할 수 있는 다용도 패키지 테스트 장치로 사용할 수 있다.
다섯째, 상부 소켓만 관리하면 되기 때문에 반도체 IC 패키지 테스트 장치의 관리측면에서도 매우 용이하다.

Claims (7)

  1. 패키지화된 반도체 집적회로를 전기적 테스트를 행할 수 있도록, 로드보드와, 상기 로드보드위에 배치된 수행보드 및 상기 수행보드위에 고정 배치된 테스트 소켓보드를 포함하는 반도체 집적회로용 테스트 장치에 있어서, 상기 소켓보드가, 접속수단을 통해서 상부 및 하부 소켓으로 분리 가능하도록 구성됨과 동시에 상기 반도체 집적회로 패키지를 소켓에 삽입함이 없이 테스트할 수 있도록 표면 접촉용으로 구성된 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  2. 제1항에 있어서, 상기 상부 소켓보드는, 반도체 패키지의 다핀화, 미세피치화에 대응할 수 있는 멀티층 PCB 기판을 포함한 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  3. 제1항에 있어서, 상기 상부 소켓보드는, 그 상부표면부에 반도체 집적회로 패키지의 외부리드와 전기적 접촉이 가능하도록 접촉단자가 형성된 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  4. 제1항에 있어서, 상기 상부 소켓보드는, 반도체 집적회로의 테스트시 반도체 패키지 몸체부와 PCB 기판 상부 표면부와의 충격을 완화시킴과 동시에 상기 반도체의 요동을 방지하는 완충부재가 형성된 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  5. 제1항에 있어서, 상기 상부 소켓보드는, 그 하부에 접속용 돌출부가 형성되어 있는 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  6. 제1항에 있어서, 상기 하부 소켓보드는, 상부 소켓보드와 접촉할 수 있도록 깔대기 형상의 홈이 형성된 관통부재가 장착된 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
  7. 제1항에 있어서, 상기 하부 소켓보드는, 그 상부 표면부에는 상부 소켓보드와의 접촉시에 완충 역할을 하는 고무층이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 패키지용 테스트 장치.
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