JP4813909B2 - 集積回路およびそのテスト方法 - Google Patents
集積回路およびそのテスト方法 Download PDFInfo
- Publication number
- JP4813909B2 JP4813909B2 JP2006022501A JP2006022501A JP4813909B2 JP 4813909 B2 JP4813909 B2 JP 4813909B2 JP 2006022501 A JP2006022501 A JP 2006022501A JP 2006022501 A JP2006022501 A JP 2006022501A JP 4813909 B2 JP4813909 B2 JP 4813909B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- pads
- integrated circuit
- test
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
信号を伝える複数の内部配線と、
上記内部配線にそれぞれ対応して設けられた複数のパッドと、
上記パッドの対毎にそれぞれ対応して設けられた切替回路と
を備え、
上記パッドの対のうちの第1のパッドは、そのパッドの対に対応する上記内部配線の対のうちの第1の内部配線に電気的に接続され、
上記切替回路は、上記パッドの対のうちの第2のパッドに接続された共通端子と、制御信号に応じて上記共通端子に択一的に導通される2つの接点とを備え、上記2つの接点のうちの一方の接点は、上記内部配線の対のうちの第2の内部配線に接続されるとともに、上記2つの接点のうちの他方の接点は、上記第1の内部配線とは別の配線を介して上記第1のパッドに接続されていることを特徴とする。
上記パッドの各対の第2のパッドにそれぞれテスト用プローブを接触させ、
上記制御信号によって上記切替回路を制御して、上記共通端子と、上記2つの接点のうちのいずれか一方とを切り替えて互いに導通させて、上記集積回路の上記第1の内部配線が伝える信号のテストと上記第2の内部配線が伝える信号のテストとを時分割で行うことを特徴とする。
2−1,2−2,… 出力パッド
3−1,3−2,… 液晶駆動回路
4 テスト用プローブ
6−1,6−2,…,7,8 配線
9 基板
10 切替回路
11 制御信号供給線
Claims (4)
- 信号を伝える複数の内部配線と、
上記内部配線にそれぞれ対応して設けられた複数のパッドと、
上記パッドの対毎にそれぞれ対応して設けられた切替回路と
を備え、
上記パッドの対のうちの第1のパッドは、そのパッドの対に対応する上記内部配線の対のうちの第1の内部配線に電気的に接続され、
上記切替回路は、上記パッドの対のうちの第2のパッドに接続された共通端子と、制御信号に応じて上記共通端子に択一的に導通される2つの接点とを備え、上記2つの接点のうちの一方の接点は、上記内部配線の対のうちの第2の内部配線に接続されるとともに、上記2つの接点のうちの他方の接点は、上記第1の内部配線とは別の配線を介して上記第1のパッドに接続されていることを特徴とする集積回路。 - 請求項1に記載の集積回路において、
上記パッドの各対の第1のパッドと第2のパッドは、基板上で一方向に沿って、互いに同じピッチで、かつ1/2ピッチだけずらして互いに平行に並べて配置されていることを特徴とする集積回路。 - 請求項1に記載の集積回路において、
上記各切替回路に対して共通に上記制御信号を供給する制御信号供給線を備えたことを特徴とする集積回路。 - 請求項1乃至3のいずれか一つに記載の集積回路のテストを行うテスト方法であって、
上記パッドの各対の第2のパッドにそれぞれテスト用プローブを接触させ、
上記制御信号によって上記切替回路を制御して、上記共通端子と、上記2つの接点のうちのいずれか一方とを切り替えて互いに導通させて、上記集積回路の上記第1の内部配線が伝える信号のテストと上記第2の内部配線が伝える信号のテストとを時分割で行うことを特徴とするテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006022501A JP4813909B2 (ja) | 2006-01-31 | 2006-01-31 | 集積回路およびそのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006022501A JP4813909B2 (ja) | 2006-01-31 | 2006-01-31 | 集積回路およびそのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007205761A JP2007205761A (ja) | 2007-08-16 |
JP4813909B2 true JP4813909B2 (ja) | 2011-11-09 |
Family
ID=38485374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006022501A Expired - Fee Related JP4813909B2 (ja) | 2006-01-31 | 2006-01-31 | 集積回路およびそのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4813909B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5395407B2 (ja) * | 2008-11-12 | 2014-01-22 | ルネサスエレクトロニクス株式会社 | 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63199439A (ja) * | 1987-02-16 | 1988-08-17 | Hitachi Ltd | 半導体集積回路装置 |
JP4313544B2 (ja) * | 2002-05-15 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
-
2006
- 2006-01-31 JP JP2006022501A patent/JP4813909B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007205761A (ja) | 2007-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10775953B2 (en) | In-cell touch display device and methods for testing and manufacturing the same | |
JP4953948B2 (ja) | 表示装置のデータドライバ、そのテスト方法及びプローブカード | |
KR100360157B1 (ko) | 어레이기판 및 어레이기판의 검사방법 | |
US20100127258A1 (en) | Lcd panel having shared shorting bars for array inspection and panel inspection | |
KR101791192B1 (ko) | 디스플레이 장치 및 그 테스트 방법 | |
US20080029784A1 (en) | Thin film transistor array panel for a display | |
JP2004310024A (ja) | 液晶表示装置及びその検査方法 | |
KR20060050252A (ko) | 표시 장치 | |
JP2004310024A5 (ja) | ||
US9293074B2 (en) | Active-matrix substrate, display panel, and display panel manufacturing method including plural testing signal selection circuits | |
US9298055B2 (en) | Array substrate, method of disconnection inspecting gate lead wire and source lead wire in the array substrate, method of inspecting the array substrate, and liquid crystal display device | |
WO2000023973A1 (fr) | Substrat de composant electro-optique, substrat de matrice active et procede servant a verifier un substrat de composant electro-optique | |
TW201409044A (zh) | 顯示面板的檢測電路 | |
KR20100089146A (ko) | 표시 패널의 테스트 방법 및 이를 수행하기 위한 테스트 장치 | |
US20070165176A1 (en) | Display panel and testing method for the same | |
CN111462666A (zh) | 阵列基板母板及其检测方法、阵列基板、显示装置 | |
US8570350B2 (en) | Semiconductor integrated circuit for driving display panel, display panel driving module, and display device | |
JP6806933B2 (ja) | インセル型タッチパネル用試験回路 | |
JP4813909B2 (ja) | 集積回路およびそのテスト方法 | |
JPH1184420A (ja) | 液晶表示装置、アレイ基板の検査方法およびアレイ基板用テスタ | |
JP2014202907A (ja) | 平面表示装置及びその検査方法 | |
US10663815B2 (en) | Inspection method and inspection system for wiring path of substrate | |
JP2010249889A (ja) | 液晶表示装置及びその検査方法 | |
JP5350475B2 (ja) | 電子装置 | |
JP3594136B2 (ja) | Icテスタ及びdutカード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4813909 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140902 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |