KR20210040531A - 와이어를 이용한 반도체 장치 및 스택형 반도체 패키지 - Google Patents

와이어를 이용한 반도체 장치 및 스택형 반도체 패키지 Download PDF

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KR20210040531A
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pad
semiconductor
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박영조
이승엽
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Abstract

반도체 장치 및 스택형 반도체 패키지가 개시되어 있다. 개시된 스택형 반도체 패키지는 기판; 및 상기 기판 상에 적층되며 각각 제1 칩 패드 및 제2 칩 패드가 위치하는 패드부를 구비하고 상기 패드부가 노출되도록 제1 수평 방향으로 서로 오프셋된 복수의 반도체 칩들;을 포함할 수 있다. 상기 반도체 칩들의 제1 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어와 연결되고, 상기 반도체 칩들의 제2 칩 패드들의 적어도 하나는 평면적인 관점에서 상기 제1 수평 방향 및 상기 제1 수평 "?항?* 직교하는 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어와 연결될 수 있다. 상기 제2 수평 방향에서 상기 제1 칩 패드의 폭은 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작다.

Description

와이어를 이용한 반도체 장치 및 스택형 반도체 패키지{SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR PACKAGE USING WIRE}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 와이어를 이용한 반도체 장치 및 스택형 반도체 패키지에 관한 것이다.
반도체 장치의 제조 공정 기술이 발달하면서 반도체 칩 사이즈가 지속적으로 감소하고 있으나, 하나의 반도체 칩으로 다양한 기능을 지원하고자 하는 경우 필요한 신호 입출력 수가 늘어나게 되어 반도체 칩 상의 칩 패드의 개수가 많아지게 된다. 한편, 와이어 본딩 장비의 재투자 문제, 본딩 와이어와의 본딩력 저하 문제 등으로 인하여 칩 패드의 크기를 줄이는 것이 용이하지 않다. 이러한 이유로, 칩 패드들이 점유하는 면적이 감소하는 속도가 반도체 장치의 집적도가 증가하는 속도를 따라가지 못해 칩 패드들에 의한 반도체 칩 크기의 오버헤드(overhead)가 발생하고 있다.
본 발명의 실시예들은 사이즈 축소가 가능한 반도체 장치 및 스택형 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 위치하고 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 배치되는 복수의 칩 패드들을 포함할 수 있다. 상기 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어가 연결된 제1 칩 패드; 및 평면적인 관점에서 상기 제1 수평 방향 및 상기 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어가 연결된 제2 칩 패드;를 포함할 수 있다. 상기 제2 수평 방향에서 상기 제1 칩 패드의 폭은 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작다.
본 발명의 일 실시예에 따른 스택형 반도체 패키지는, 기판; 및 상기 기판 상에 적층되며 각각 제1 칩 패드 및 제2 칩 패드가 위치하는 패드부를 구비하고 상기 패드부가 노출되도록 제1 수평 방향으로 서로 오프셋된 복수의 반도체 칩들;을 포함할 수 있다. 상기 반도체 칩들의 제1 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어와 연결되고, 상기 반도체 칩들의 제2 칩 패드들의 적어도 하나는 평면적인 관점에서 상기 제1 수평 방향 및 상기 제1 수평 방향과 직교하는 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어와 연결될 수 있다. 상기 제2 수평 방향에서 상기 제1 칩 패드의 폭은 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작다.
본 기술에 따르면, 감소된 사이즈를 갖는 반도체 장치 및 스택형 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 제1 내지 제3 칩 패드 및 이들에 연결된 와이어를 확대 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이다.
도 4는 도 3에 도시된 스택형 반도체 패키지의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이다.
도 6은 도 5에 도시된 스택형 반도체 패키지의 평면도이다.
도 7은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 구비한 전자 시스템의 블록도이다.
도 8은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 포함하는 메모리 카드의 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이고, 도 2는 도 1의 제1 내지 제3 칩 패드 및 이들에 연결된 와이어를 확대 도시한 평면도이다.
도 1을 참조하면, 제1 수평 방향(HD1)으로 반도체 칩(20)의 일측 단부에 복수의 칩 패드들(21-23) 마련되어 있다. 칩 패드들(21-23)은 외부 장치와의 연결을 위한 반도체 칩(20)의 접점으로, 반도체 칩(20)의 일측 단부에 제2 수평 방향(HD2)을 따라서 배열될 수 있다. 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)은 반도체 칩(20)의 상부면과 평행하면서 서로 직교하는 방향에 해당할 수 있다. 비록, 본 실시예에서는 칩 패드들(21-23)이 1열로 배치되는 경우를 나타내나, 칩 패드들(21-23)은 2열 이상으로 배치될 수도 있다.
칩 패드들(21-23)은 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)로 분류될 수 있다. 제1 칩 패드(21)는 직선형 와이어(31)와 연결되는 패드이고, 제2 칩 패드(22)는 사선형 와이어(32)와 연결되는 패드이다. 제3 칩 패드(23)는 와이어와 연결되지 않는 패드로, 반도체 칩(20)을 테스트할 때에 사용되지만 패키징 이후에 사용되지 않는 테스트 패드에 해당할 수 있다.
직선형 와이어(31)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장되는 형태를 가질 수 있다. 사선형 와이어(32)는 평면적인 관점에서 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 신장되는 형태를 가질 수 있다.
도 2를 참조하면, 제1 칩 패드(21)에 직선형 와이어(31)가 제1 수평 방향(HD1)으로 접합되며, 이에 따라 제1 칩 패드(21)의 상부면에 본딩되는 직선형 와이어(31)의 컨택 부분(31A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가질 것이다. 제2 칩 패드(22)에 사선형 와이어(32)가 사선 방향(DD)으로 접합되며, 이에 따라 제2 칩 패드(22)의 상부면에 본딩되는 사선형 와이어(32)의 컨택 부분(32A)은 사선 방향(DD)으로 긴 타원형의 형상을 가질 것이다.
와이어(31,32)와의 본딩력을 확보하기 위해서 제1, 제2 칩 패드(21,22)는 와이어(31,32)의 컨택 부분(31A,32A)이 랜딩 가능한 크기를 가져야 할 것이다. 한편, 다양한 기능을 지원하기 위해서 반도체 칩(20)에 많은 수의 칩 패드들(21-23)이 배치되므로 반도체 칩(20)의 사이즈를 줄이기 위해서는 칩 패드들(21-23)의 면적을 줄일 필요가 있으며, 특히 칩 패드들(21-23)의 배열 방향인 제2 수평 방향(HD2)에서 칩 패드들(21-23)의 폭을 줄이는 것이 요구된다.
사선형 와이어(32)의 컨택 부분(32A)이 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 긴 타원형의 형상을 가지므로, 사선형 와이어(32)의 컨택 부분(32A)의 랜딩을 위해서 제2 칩 패드(22)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형의 형상을 가질 수 있다.
제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)의 폭(w2)은 60㎛일 수 있고, 제1 칩 패드(21)의 폭(w1)은 55㎛일 수 있다. 직선형 와이어(31)의 컨택 부분(31A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가지므로, 제1 칩 패드(21)의 폭(w1)을 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성하더라도 직선형 와이어(31)의 컨택 부분(31A)이 랜딩 가능하다. 한편, 제1 수평 방향(HD1)에서 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. 예시적으로, 제1 칩 패드(2)는 폭(w1) 및 길이(d1)가 각각 55㎛ 및 60㎛인 직사각형 형상을 가질 수 있다.
칩 테스트 과정에서 테스트 장비의 프로브 니들(probe niddle)이 제3 칩 패드(23)에 접속되어 필요한 테스트 신호의 입력 및 출력을 행하며, 테스트 장비는 출력 신호의 판독 결과에 기초하여 반도체 칩(20)의 불량 여부를 판정한다. 올바른 테스트를 위해서는 프로브 니들과의 컨택 불량이 발생하지 않도록 제3 칩 패드(23)의 사이즈가 확보되어야 하나, 테스트 장비의 기술 발전으로 프로브 니들의 굵기가 가늘어 짐에 따라서 프로브 니들과의 컨택을 위해 요구되는 제3 칩 패드(23)의 면적이 감소하고 있다. 따라서, 제3 칩 패드(23)를 제2 칩 패드(22)와 동일한 사이즈로 구성할 경우 반도체 칩(20) 크기의 오버헤드로 작용할 것이다.
제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있고, 제 3 칩 패드(23)는 폭(w3) 및 길이(d3)가 55㎛인 정사각형 형상을 가질 수 있다.
도 3은 본 발명의 일 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이고, 도 4는 도 3에 도시된 스택형 반도체 패키지의 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 스택형 반도체 패키지(100)는 복수의 본딩 핑거들(11,12A-12B)을 갖는 기판(10) 위에 복수의 반도체 칩들(20A-20D)이 적층된 구조를 가질 수 있다. 반도체 칩들(20A-20D)은 동종의 칩일 수 있다. 본 실시예에서 반도체 칩들(20A-20D)이 플래시 메모리 칩인 것으로 설명되나, 이에 한정되는 것은 아니다. 반도체 칩들(20A-20D)은 다른 형태의 메모리 칩일 수도 있고, 비메모리 칩일 수도 있다.
반도체 칩들(20A-20D)은 단일 웨이퍼 상에서 같은 공정 단계들을 통해서 제작될 수 있으며 서로 동일한 구조를 가질 수 있다. 반도체 칩들(20A-20D) 각각은 제1 수평 방향(HD1)의 일측 가장자리에 복수의 칩 패드들(21-23)이 위치하는 패드부(P)를 구비할 수 있다. 패드부(P)는 제1 수평 방향(HD1)과 직교하는 제2 수평 방향(SD)으로 긴 형태를 가질 수 있다.
칩 패드들(21-23)은 패드부(P)에 제2 수평 방향(SD)을 따라서 배치될 수 있다. 칩 패드들(21-23)은 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)로 분류될 수 있다. 간소화를 위하여, 반도체 칩들(20A-20D) 각각에 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)가 하나씩 배치되는 것으로 도시하였으나, 실제로는 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)이 복수 개씩 존재할 수 있다.
반도체 칩들(20A-20D)은 패드부(P)가 노출되도록 제1 수평 방향(HD1)으로 오프셋(offset)될 수 있다. 평면적인 관점에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)은 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 이러한 방식으로 평면적인 관점에서 반도체 칩들(20A-20D)의 제2 칩 패드들(22) 및 제3 칩 패드들(23)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다.
제1 수평 방향(HD1)을 따라서 일렬로 배치된 반도체 칩들(20A-20D)의 제1 칩 패드들(21)이 제1 와이어(41)를 통해서 기판(10)에 마련된 제1 본딩 핑거(11)와 연결될 수 있다. 제1 와이어(41)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장되며, 기판(10)의 제1 본딩 핑거(11)로부터 위로 올라가면서 기판(10)의 제1 본딩 핑거(11) 및 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 순차적으로 연결되거나, 반도체 칩(20D)의 제1 칩 패드들(21)로부터 아래로 내려가면서 반도체 칩들(20D-20A)의 제1 칩 패드들(21) 및 기판(10)의 제1 본딩 핑거(11)에 순차적으로 본딩될 수 있다.
제1 수평 방향(HD1)을 따라서 일렬로 배치된 제1 칩 패드들(21)에는 제1 와이어(41)를 통해서 동일한 신호가 입력될 수 있다. 제1 칩 패드(21)는 데이터(data)가 입출력되는 데이터 입출력 패드를 포함할 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 데이터는 제1 와이어(41)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있고, 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에서 출력되는 데이터는 제1 와이어(41)를 통해서 기판(10)의 제1 본딩 핑거(11)로 출력될 수 있다.
한편, 제1 칩 패드(21)는 반도체 칩들(20A-20D)로 커멘드(command)를 입력하기 위한 커멘드 입력 패드 또는 반도체 칩들(20A-20D)로 어드레스(address)를 입력하기 위한 어드레스 입력 패드일 수 있다. 제1 칩 패드(21)는 반도체 칩들(20A-20D)로 전원 전압(Vcc)을 입력하기 위한 전원 전압 패드 또는 반도체 칩들(20A-20D)로 접지 전압(Vss)을 입력하기 위한 접지 전압 패드일 수도 있다.
스택형 반도체 패키지(100)는 여러 개의 채널들을 이용하여 신호를 전송하는 다채널 구조를 가질 수 있다. 스택형 반도체 패키지(100)에 포함된 반도체 칩들(20A-20D)은 복수의 채널군으로 그룹화될 수 있다. 예시적으로, 상부에 위치하는 2개의 반도체 칩들(20C,20D)이 제1 채널군에 포함될 수 있고, 하부에 위치하는 2개의 반도체 칩들(20A,20B)이 제2 채널군에 포함될 수 있다. 반도체 칩들(20A-20D)의 제2 칩 패드들(22)은 채널군 별로 분리된 신호 전송을 위한 칩 패드들에 해당할 수 있다.
반도체 칩들(20A-20D)의 제2 칩 패드들(22)에 채널군 별로 서로 다른 신호가 입력될 수 있다. 제1 채널군에 속하는 반도체 칩들(20C,20D)의 제2 칩 패드들(22)에 제1 신호가 입력될 수 있고, 제2 채널군에 속하는 반도체 칩들(20A,20B)의 제2 칩 패드들(22)에 제2 신호가 입력될 수 있다.
제1 채널군에 속하는 반도체 칩들(20C,20D)의 제2 칩 패드들(22)은 제2 와이어(42)를 통해서 기판(10)에 배치된 제2 본딩 핑거(12A)에 연결될 수 있다. 제2 채널군에 속하는 반도체 칩들(20A,20B)의 제2 칩 패드들(22)은 제3 와이어(43)를 통해서 기판(10)에 배치된 제3 본딩 핑거(12B)에 연결될 수 있다.
평면적인 관점에서, 기판(10)의 제2 본딩 핑거(12A)는 반도체 칩들(20A-20D)의 제2 칩 패드들(22)과 제1 수평 방향(HD1)을 따라서 일렬로 배치되지 않을 수 있다. 이러한 경우, 제2 와이어(42)의 적어도 일부는 평면적인 관점에서 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 연장될 수 있다. 예시적으로, 제2 와이어(42)는 기판(10)의 제2 본딩 핑거(12A)와 반도체 칩(20C)의 제2 칩 패드(22) 사이를 연결하는 제1 부분(42A) 및 반도체 칩(20C)의 제2 칩 패드(22)와 반도체 칩(20D)의 제2 칩 패드(22) 사이를 연결하는 제2 부분(42B)으로 구성될 수 있고, 평면적인 관점에서 제2 와이어(42)의 제1 부분(42A)은 사선 방향(DD)으로 신장될 수 있다.
평면적인 관점에서, 기판(10)의 제3 본딩 핑거(12B)는 반도체 칩들(20A-20D)의 제2 칩 패드들(22)과 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 평면적인 관점에서 제3 와이어(43)는 제1 수평 방향(HD1)으로 신장될 수 있다. 본 실시예에서, 기판(10)의 제2 본딩 핑거(12A)와 반도체 칩(20C)의 제2 칩 패드(22)를 연결하는 와이어(42A)는 사선형 와이어에 해당하고, 나머지 다른 와이어들은 직선형 와이어에 해당한다.
반도체 칩(20C)의 제2 칩 패드(22)에 와이어(42A)가 사선 방향(DD)으로 접합되며, 이에 따라 반도체 칩(20C)의 제2 칩 패드(22)의 상부면에 본딩되는 와이어(42A)의 컨택 부분(42C)은 사선 방향(DD)으로 긴 타원형의 형상을 가질 것이다. 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 제1 와이어(41)가 제1 수평 방향(HD1)으로 접합되며, 이에 따라 제1 칩 패드(21)의 상부면에 본딩되는 제1 와이어(41)의 컨택 부분(41A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가질 것이다.
반도체 칩(20C)의 제2 칩 패드(22)와 제2 와이어(42A) 간 본딩력을 확보하기 위하여, 제2 칩 패드(22)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있다.
제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)의 폭(w2)은 60㎛일 수 있고, 제1 칩 패드(21)의 폭(w1)은 55㎛일 수 있다. 제1 와이어(41)의 컨택 부분(41A)이 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가지므로, 제1 칩 패드(21)의 폭(w1)을 제2 칩 패드(22)의 폭(w2) 보다 작은 크기로 구성하더라도 제1 와이어(41)의 컨택 부분(41A)의 랜딩이 가능하다. 한편, 제1 수평 방향(HD1)에서 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. 예시적으로, 제1 칩 패드(2)는 폭(w1) 및 길이(d1)가 각각 55㎛ 및 60㎛인 직사각형 형상을 가질 수 있다.
제3 칩 패드(23)는 와이어와의 연결이 필요하지 않은 칩 패드로, 칩 테스트시에 사용되는 테스트 패드에 해당할 수 있다. 제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있고, 제 3 칩 패드(23)는 폭(w3) 및 길이(d3)가 55㎛인 정사각형 형상을 가질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이고, 도 6은 도 5에 도시된 스택형 반도체 패키지의 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 스택형 반도체 패키지(200)는 복수의 본딩 핑거들(11,12)을 갖는 기판(10) 위에 복수의 반도체 칩들(20A-20D)이 적층된 구조를 가질 수 있다.
반도체 칩들(20A-20D)은 단일 웨이퍼 상에서 같은 공정 단계들을 통해서 제작될 수 있으며 서로 동일한 구조를 가질 수 있다. 반도체 칩들(20A-20D)은 제1 수평 방향(HD1)의 일측 가장자리에 복수의 칩 패드들(21-24)이 위치하는 패드부(P)를 구비할 수 있다. 패드부(P)는 제1 수평 방향(HD1)과 직교하는 제2 수평 방향(SD)으로 긴 형태를 가질 수 있다.
칩 패드들(21-24)은 패드부(P)에 제2 수평 방향(SD)을 따라서 배치될 수 있다. 칩 패드들(21-24)은 제1 칩 패드(21), 제2 칩 패드(22), 제3 칩 패드(23) 및 제4 칩 패드(24)로 분류할 수 있다. 간소화를 위하여, 반도체 칩들(20A-20D) 각각에 제1 내지 제4 칩 패드(21-24)가 하나씩 배치되는 것으로 도시하였으나, 실제로는 제1 내지 제4 칩 패드(21-24)이 복수 개씩 존재할 수 있다.
반도체 칩들(20A-20D)은 패드부(P)가 노출되도록 제1 수평 방향(HD1)으로 오프셋될 수 있다. 평면적인 관점에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)은 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 반도체 칩들(20A-20D)의 제2 칩 패드들(22)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 이러한 방식으로 나머지 제3 칩 패드들(23) 및 제4 칩 패드들(24)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다.
제1 수평 방향(HD1)을 따라서 일렬로 배치된 반도체 칩들(20A-20D)의 제1 칩 패드들(21)이 제1 와이어(51)를 통해서 기판(10)에 마련된 제1 본딩 핑거(11)와 연결될 수 있다. 제1 와이어(51)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장될 수 있고, 제1 수평 방향(HD1)을 따라서 위로 올라가면서 기판(10)의 제1 본딩 핑거(11) 및 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 차례로 연결될 수 있다.
제1 수평 방향(HD1)을 따라서 일렬로 배치된 제1 칩 패드들(21)에는 제1 와이어(51)를 통해서 동일한 신호가 입력될 수 있다. 제1 칩 패드(21)는 입출력 패드를 포함할 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 데이터(data)는 제1 와이어(51)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있고, 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에서 출력되는 데이터는 제1 와이어(51)를 통해서 기판(10)의 제1 본딩 핑거(11)로 출력될 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 커멘드(command) 또는 어드레스(Address)는 제1 와이어(51)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있다.
최하부 반도체 칩(20A)의 제2 칩 패드(22)는 직선형 와이어(52A)를 통해서 기판(10)의 제2 본딩 핑거(12)에 연결될 수 있다. 반도체 칩들(20A-20D)에 포함된 제2 칩 패드들(22) 각각은 사선형 와이어(52B)를 통해서 다른 반도체 칩의 제4 칩 패드(24)에 연결될 수 있다.
반도체 칩들(20A-20D)은 칩 어드레스에 의해 서로 구분될 수 있다. 반도체 칩들(20A-20D)은 칩 어드레스를 저장하는 패드들을 구비하지 않고 내부의 메모리 영역에 칩 어드레스를 저장할 수 있다. 서로 다른 칩 어드레스를 저장하기 위하여, 반도체 칩들(20A-20D)은 인에이블 입력 패드 및 인에이블 출력 패드를 구비할 수 있다. 제2 칩 패드(22)는 인에이블 입력 패드에 해당할 수 있고, 제4 칩 패드(24)는 인에이블 출력 패드에 해당할 수 있다. 제2 칩 패드들(22) 및 제4 칩 패드들(24)에 인가된 신호에 따라서 반도체 칩들(20A-20D)에 칩 어드레스가 순차적으로 저장될 수 있다. 예시적으로, 최하부 반도체 칩(20A)의 제2 칩 패드(22)에 기판(10)의 제2 본딩 핑거(12)로부터 로직 하이(high)의 신호가 인가될 수 있다. 이러한 상태에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 칩 어드레스가 입력되면, 최하부 반도체 칩(20A)에 칩 어드레스가 저장될 것이다. 최하부 반도체 칩(20A)에 칩 어드레스 저장이 완료되면 최하부 반도체 칩(20A)의 제4 칩 패드(24)의 출력 신호는 로직 로우(Low)에서 로직 하이로 천이되며, 최하부 반도체 칩(20A)에는 더 이상 칩 어드레스가 저장되지 않는다.
최하부 반도체 칩(20A)의 제4 칩 패드(24)의 신호가 로직 하이가 되면, 최하부 반도체 칩(20A)의 제4 칩 패드(24)와 사선형 와이어(52B)를 통해서 연결된 반도체 칩(20B)의 제2 칩 패드(22)에 로직 하이 신호가 인가되어 반도체 칩(20B)이 어드레스를 저장할 수 있는 상태가 된다. 이후 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 칩 어드레스가 입력되면 반도체 칩(20B)에 칩 어드레스가 저장될 것이다. 반도체 칩(20B)에 칩 어드레스 저장이 완료되면 반도체 칩(20B)의 제4 칩 패드(24)의 출력 신호는 로직 로우(Low)에서 로직 하이로 천이되며, 반도체 칩(20B)에는 더 이상 칩 어드레스가 저장되지 않는다. 이러한 방식으로, 반도체 칩들(20A-20D)에 순차적으로 칩 어드레스가 저장될 수 있다.
사선형 와이어(52B)와의 본딩력을 확보하기 위하여, 반도체 칩들(20A-20D)의 제2 칩 패드들(22) 및 제4 칩 패드들(24)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다.
제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기를 가질 수 있고, 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다.
제3 칩 패드(23)는 와이어와의 연결이 필요하지 않은 칩 패드로, 칩 테스트시에 사용되는 테스트 패드에 해당할 수 있다. 제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다.
이상, 본 실시예들에 의하면 직선형 와이어에 연결되는 칩 패드의 폭을 사선형 와이어에 연결되는 칩 패드의 폭보다 작게 구성함으로써 와이어와의 본딩력이 감소하는 문제 없이 칩 패드들이 점유하는 면적을 줄이어 반도체 칩의 사이즈를 줄일 수 있다.
전술한 반도체 장치 또는 스택형 반도체 패키지는 다양한 전자 시스템 및 패키지 모듈들에 적용될 수 있다.
도 7은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 구비한 전자 시스템의 블록도이고, 도 8은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 포함하는 메모리 카드의 블럭도이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 반도체 장치 및 스택형 반도체 패키지중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
11,12, 12A,12B: 본딩 핑거
20, 20A-20D: 반도체 칩
21-23,24: 칩 패드
31,32,33,41,42,51,52: 와이어

Claims (16)

  1. 반도체 칩 및 상기 반도체 칩에 위치하고 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 배치되는 복수의 칩 패드들을 포함하며,
    상기 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어가 연결된 제1 칩 패드; 및
    평면적인 관점에서 상기 제1 수평 방향 및 상기 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어가 연결된 제2 칩 패드;를 포함하고,
    상기 제2 수평 방향에서 상기 제1 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작은 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭이 동일한 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 수평 방향에서 상기 제1 칩 패드의 길이와 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이가 동일한 반도체 장치.
  4. 제1 항에 있어서, 상기 반도체 칩에 위치하고 와이어가 연결되지 않는 제3 칩 패드를 더 포함하며,
    상기 제2 수평 방향에서 상기 제3 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작고, 상기 제1 수평 방향에서 상기 제3 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이보다 작은 반도체 장치.
  5. 기판; 및
    상기 기판 상에 적층되며 제1 칩 패드 및 제2 칩 패드가 위치하는 패드부를 구비하고 상기 패드부가 노출되도록 제1 수평 방향으로 서로 오프셋된 복수의 반도체 칩들;을 포함하고,
    상기 반도체 칩들의 제1 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어와 연결되고, 상기 반도체 칩들의 제2 칩 패드들의 적어도 하나는 평면적인 관점에서 상기 제1 수평 방향 및 상기 제1 수평 방향 직교하는 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어와 연결되며,
    상기 제2 수평 방향에서 상기 제1 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작은 스택형 반도체 패키지.
  6. 제5 항에 있어서, 상기 기판은 상기 반도체 칩들의 상기 제1 칩 패드들과 상기 제1 수평 방향을 따라서 일렬로 배치되며 상기 직선형 와이어에 연결된 제1 본딩 핑거;및
    상기 반도체 칩들의 상기 제2 칩 패드들과 상기 제1 수평 방향을 따라서 일렬로 배치되지 않으며 상기 사선형 와이어에 연결된 제2 본딩 핑거;를 포함하는 스택형 반도체 패키지.
  7. 제5 항에 있어서, 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭이 동일한 스택형 반도체 패키지.
  8. 제5 항에 있어서, 상기 제1 수평 방향에서 상기 제1 칩 패드의 길이와 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이가 동일한 스택형 반도체 패키지.
  9. 제5 항에 있어서, 상기 반도체 칩들 각각은 와이어가 연결되지 않는 제3 칩 패드를 더 포함하며,
    상기 제2 수평 방향에서 상기 제3 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작고, 상기 제1 수평 방향에서 상기 제3 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이보다 작은 스택형 반도체 패키지.
  10. 제9 항에 있어서, 상기 제3 칩 패드는 상기 반도체 칩들의 테스트시 테스트 장비가 연결되는 테스트 패드를 포함하는 스택형 반도체 패키지.
  11. 제5 항에 있어서, 상기 반도체 칩들은 복수의 채널군으로 그룹화되고, 상기 제2 칩 패드는 채널군 별로 분리된 신호 전송을 위한 칩 패드를 포함하는 스택형 반도체 패키지.
  12. 제5 항에 있어서, 상기 제1 칩 패드는 데이터가 입출력되는 입출력 패드를 포함하는 스택형 반도체 패키지.
  13. 제5 항에 있어서, 상기 제1 칩 패드는 전원 전압이 입력되는 전원 전압 패드 또는 접지 전압이 입력되는 접지 전압 패드를 포함하는 스택형 반도체 패키지.
  14. 제5 항에 있어서, 상기 제1 칩 패드는 커멘드가 입력되는 커멘드 입력 패드 또는 어드레스가 입력되는 어드레스 입력 패드를 포함하는 스택형 반도체 패키지.
  15. 제5 항에 있어서, 상기 반도체 칩들 각각은 상기 패드부에 배치된 제4 칩 패드를 더 포함하며,
    상기 반도체 칩들 각각의 상기 제4 칩 패드는 다른 반도체 칩의 상기 제2 칩 패드와 상기 사선형 와이어에 의해 연결되는 반도체 패키지.
  16. 제15 항에 있어서, 상기 제1 수평 방향에서 상기 제4 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 동일하고, 상기 제2 수평 방향에서 상기 제4 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭과 동일한 스택형 반도체 패키지.
KR1020190122846A 2019-10-04 2019-10-04 와이어를 이용한 반도체 장치 및 스택형 반도체 패키지 KR20210040531A (ko)

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