KR20210040531A - Semiconductor device and stacked semiconductor package using wire - Google Patents

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KR20210040531A
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chip
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chip pad
pad
semiconductor
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KR1020190122846A
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박영조
이승엽
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에스케이하이닉스 주식회사
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Abstract

Disclosed are a semiconductor device and a stacked semiconductor package. The disclosed stacked semiconductor package comprises: a substrate; and a plurality of semiconductor chips stacked on the substrate, separately having a pad unit in which first and second chip pads are positioned, and offset from each other in a first horizontal direction to expose the pad unit. The first chip pads of the semiconductor chips are connected to a straight wire extending in the first horizontal direction in a plan view, and at least one of the second chip pads of the semiconductor chips is connected to a diagonal wire extending in a direction inclined with respect to in the first horizontal direction and a second direction orthogonal to the first horizontal direction in a plan view. Also, the width of the first chip pads in the second horizontal direction is smaller than that of the second chip pads in the second horizontal direction. Accordingly, the semiconductor device has a reduced size.

Description

와이어를 이용한 반도체 장치 및 스택형 반도체 패키지{SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR PACKAGE USING WIRE} Semiconductor device and stacked semiconductor package using wire {SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR PACKAGE USING WIRE}

본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 와이어를 이용한 반도체 장치 및 스택형 반도체 패키지에 관한 것이다.The present invention relates to semiconductor technology, and more particularly, to a semiconductor device and a stacked semiconductor package using a wire.

반도체 장치의 제조 공정 기술이 발달하면서 반도체 칩 사이즈가 지속적으로 감소하고 있으나, 하나의 반도체 칩으로 다양한 기능을 지원하고자 하는 경우 필요한 신호 입출력 수가 늘어나게 되어 반도체 칩 상의 칩 패드의 개수가 많아지게 된다. 한편, 와이어 본딩 장비의 재투자 문제, 본딩 와이어와의 본딩력 저하 문제 등으로 인하여 칩 패드의 크기를 줄이는 것이 용이하지 않다. 이러한 이유로, 칩 패드들이 점유하는 면적이 감소하는 속도가 반도체 장치의 집적도가 증가하는 속도를 따라가지 못해 칩 패드들에 의한 반도체 칩 크기의 오버헤드(overhead)가 발생하고 있다. As semiconductor device manufacturing process technology develops, the size of semiconductor chips is continuously decreasing. However, when a single semiconductor chip is intended to support various functions, the number of necessary signal inputs and outputs increases, resulting in an increase in the number of chip pads on the semiconductor chip. On the other hand, it is not easy to reduce the size of the chip pad due to the problem of reinvestment of the wire bonding equipment and the problem of reducing the bonding force with the bonding wire. For this reason, the rate at which the area occupied by the chip pads decreases does not keep up with the rate at which the degree of integration of the semiconductor device increases, resulting in an overhead of the size of a semiconductor chip due to the chip pads.

본 발명의 실시예들은 사이즈 축소가 가능한 반도체 장치 및 스택형 반도체 패키지를 제공할 수 있다.Embodiments of the present invention can provide a semiconductor device and a stacked semiconductor package capable of reducing the size.

본 발명의 일 실시예에 따른 반도체 장치는, 반도체 칩 및 상기 반도체 칩에 위치하고 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 배치되는 복수의 칩 패드들을 포함할 수 있다. 상기 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어가 연결된 제1 칩 패드; 및 평면적인 관점에서 상기 제1 수평 방향 및 상기 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어가 연결된 제2 칩 패드;를 포함할 수 있다. 상기 제2 수평 방향에서 상기 제1 칩 패드의 폭은 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작다.A semiconductor device according to an embodiment of the present invention may include a semiconductor chip and a plurality of chip pads positioned on the semiconductor chip and disposed along a second horizontal direction perpendicular to the first horizontal direction. The chip pads may include a first chip pad to which a straight wire extending in the first horizontal direction is connected from a plan view; And a second chip pad to which a diagonal wire extending in a direction inclined with respect to the first horizontal direction and the second horizontal direction is connected in a plan view. The width of the first chip pad in the second horizontal direction is smaller than the width of the second chip pad in the second horizontal direction.

본 발명의 일 실시예에 따른 스택형 반도체 패키지는, 기판; 및 상기 기판 상에 적층되며 각각 제1 칩 패드 및 제2 칩 패드가 위치하는 패드부를 구비하고 상기 패드부가 노출되도록 제1 수평 방향으로 서로 오프셋된 복수의 반도체 칩들;을 포함할 수 있다. 상기 반도체 칩들의 제1 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어와 연결되고, 상기 반도체 칩들의 제2 칩 패드들의 적어도 하나는 평면적인 관점에서 상기 제1 수평 방향 및 상기 제1 수평 방향과 직교하는 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어와 연결될 수 있다. 상기 제2 수평 방향에서 상기 제1 칩 패드의 폭은 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작다.A stacked semiconductor package according to an embodiment of the present invention includes: a substrate; And a plurality of semiconductor chips stacked on the substrate, each having a pad portion on which a first chip pad and a second chip pad are positioned, and offset from each other in a first horizontal direction so that the pad portion is exposed. The first chip pads of the semiconductor chips are connected to a straight wire extending in the first horizontal direction from a plan view, and at least one of the second chip pads of the semiconductor chips is the first horizontal direction and the It may be connected to a diagonal wire extending in a direction inclined with respect to a second horizontal direction orthogonal to the first horizontal direction. The width of the first chip pad in the second horizontal direction is smaller than the width of the second chip pad in the second horizontal direction.

본 기술에 따르면, 감소된 사이즈를 갖는 반도체 장치 및 스택형 반도체 패키지를 제공할 수 있다. According to the present technology, it is possible to provide a semiconductor device and a stacked semiconductor package having a reduced size.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 제1 내지 제3 칩 패드 및 이들에 연결된 와이어를 확대 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이다.
도 4는 도 3에 도시된 스택형 반도체 패키지의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이다.
도 6은 도 5에 도시된 스택형 반도체 패키지의 평면도이다.
도 7은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 구비한 전자 시스템의 블록도이다.
도 8은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 포함하는 메모리 카드의 블럭도이다. 1 is a plan view illustrating a semiconductor device according to an exemplary embodiment of the present invention.
FIG. 2 is an enlarged plan view illustrating first to third chip pads of FIG. 1 and wires connected thereto.
3 is a perspective view illustrating a stacked semiconductor package according to an embodiment of the present invention.
4 is a plan view of the stacked semiconductor package shown in FIG. 3.
5 is a perspective view illustrating a stacked semiconductor package according to another embodiment of the present invention.
6 is a plan view of the stacked semiconductor package shown in FIG. 5.
7 is a block diagram of an electronic system including a semiconductor device or a stacked semiconductor package according to the present invention.
8 is a block diagram of a memory card including a semiconductor device or a stacked semiconductor package according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments make the disclosure of the present invention complete, and the general knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. In addition, the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, the case including the plural may be included unless specifically stated otherwise.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.In addition, in interpreting the constituent elements in the embodiments of the present invention, it should be interpreted as including an error range even if there is no explicit description.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In addition, in describing the constituent elements of the present invention, terms such as first, second, A, B, (a) and (b) may be used. These terms are only for distinguishing the component from other components, and the nature, order, order, or number of the component is not limited by the term. When a component is described as being "connected", "coupled" or "connected" to another component, the component may be directly connected or connected to that other component, but other components between each component It should be understood that "interposed" or that each component may be "connected", "coupled" or "connected" through other components. In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다. In addition, components in the embodiments of the present invention are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, the first component mentioned below may be a second component within the technical idea of the present invention.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. In addition, features (configurations) in the embodiments of the present invention can be partially or completely combined, combined or separated with each other, technically various interlocking and driving are possible, and each embodiment is implemented independently of each other. It may be possible, or it may be possible to act together in a related relationship.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이고, 도 2는 도 1의 제1 내지 제3 칩 패드 및 이들에 연결된 와이어를 확대 도시한 평면도이다.1 is a plan view illustrating a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is an enlarged plan view illustrating first to third chip pads of FIG. 1 and wires connected thereto.

도 1을 참조하면, 제1 수평 방향(HD1)으로 반도체 칩(20)의 일측 단부에 복수의 칩 패드들(21-23) 마련되어 있다. 칩 패드들(21-23)은 외부 장치와의 연결을 위한 반도체 칩(20)의 접점으로, 반도체 칩(20)의 일측 단부에 제2 수평 방향(HD2)을 따라서 배열될 수 있다. 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)은 반도체 칩(20)의 상부면과 평행하면서 서로 직교하는 방향에 해당할 수 있다. 비록, 본 실시예에서는 칩 패드들(21-23)이 1열로 배치되는 경우를 나타내나, 칩 패드들(21-23)은 2열 이상으로 배치될 수도 있다. Referring to FIG. 1, a plurality of chip pads 21-23 are provided at one end of the semiconductor chip 20 in a first horizontal direction HD1. The chip pads 21 to 23 are contact points of the semiconductor chip 20 for connection with an external device, and may be arranged along the second horizontal direction HD2 at one end of the semiconductor chip 20. The first horizontal direction HD1 and the second horizontal direction HD2 may correspond to directions that are parallel to the upper surface of the semiconductor chip 20 and are orthogonal to each other. Although, in this embodiment, the chip pads 21-23 are arranged in one row, the chip pads 21-23 may be arranged in two or more rows.

칩 패드들(21-23)은 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)로 분류될 수 있다. 제1 칩 패드(21)는 직선형 와이어(31)와 연결되는 패드이고, 제2 칩 패드(22)는 사선형 와이어(32)와 연결되는 패드이다. 제3 칩 패드(23)는 와이어와 연결되지 않는 패드로, 반도체 칩(20)을 테스트할 때에 사용되지만 패키징 이후에 사용되지 않는 테스트 패드에 해당할 수 있다. The chip pads 21-23 may be classified into a first chip pad 21, a second chip pad 22, and a third chip pad 23. The first chip pad 21 is a pad connected to the straight wire 31, and the second chip pad 22 is a pad connected to the oblique wire 32. The third chip pad 23 is a pad that is not connected to a wire, and may correspond to a test pad that is used when testing the semiconductor chip 20 but not used after packaging.

직선형 와이어(31)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장되는 형태를 가질 수 있다. 사선형 와이어(32)는 평면적인 관점에서 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 신장되는 형태를 가질 수 있다. The straight wire 31 may have a shape extending in the first horizontal direction HD1 from a plan view. The diagonal wire 32 may have a shape extending in a diagonal direction DD inclined with respect to the first horizontal direction HD1 and the second horizontal direction HD2 from a plan view.

도 2를 참조하면, 제1 칩 패드(21)에 직선형 와이어(31)가 제1 수평 방향(HD1)으로 접합되며, 이에 따라 제1 칩 패드(21)의 상부면에 본딩되는 직선형 와이어(31)의 컨택 부분(31A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가질 것이다. 제2 칩 패드(22)에 사선형 와이어(32)가 사선 방향(DD)으로 접합되며, 이에 따라 제2 칩 패드(22)의 상부면에 본딩되는 사선형 와이어(32)의 컨택 부분(32A)은 사선 방향(DD)으로 긴 타원형의 형상을 가질 것이다. Referring to FIG. 2, a straight wire 31 is bonded to the first chip pad 21 in a first horizontal direction HD1, and accordingly, a straight wire 31 bonded to the upper surface of the first chip pad 21 The contact portion 31A of) will have a long elliptical shape in the first horizontal direction HD1. The oblique wire 32 is bonded to the second chip pad 22 in the oblique direction DD, and accordingly, the contact portion 32A of the oblique wire 32 bonded to the upper surface of the second chip pad 22 ) Will have a long elliptical shape in the oblique direction (DD).

와이어(31,32)와의 본딩력을 확보하기 위해서 제1, 제2 칩 패드(21,22)는 와이어(31,32)의 컨택 부분(31A,32A)이 랜딩 가능한 크기를 가져야 할 것이다. 한편, 다양한 기능을 지원하기 위해서 반도체 칩(20)에 많은 수의 칩 패드들(21-23)이 배치되므로 반도체 칩(20)의 사이즈를 줄이기 위해서는 칩 패드들(21-23)의 면적을 줄일 필요가 있으며, 특히 칩 패드들(21-23)의 배열 방향인 제2 수평 방향(HD2)에서 칩 패드들(21-23)의 폭을 줄이는 것이 요구된다.In order to secure the bonding force with the wires 31 and 32, the first and second chip pads 21 and 22 should have a size capable of landing the contact portions 31A and 32A of the wires 31 and 32. Meanwhile, since a large number of chip pads 21-23 are disposed on the semiconductor chip 20 to support various functions, the area of the chip pads 21-23 is reduced in order to reduce the size of the semiconductor chip 20. In particular, it is required to reduce the width of the chip pads 21-23 in the second horizontal direction HD2, which is the arrangement direction of the chip pads 21-23.

사선형 와이어(32)의 컨택 부분(32A)이 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 긴 타원형의 형상을 가지므로, 사선형 와이어(32)의 컨택 부분(32A)의 랜딩을 위해서 제2 칩 패드(22)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형의 형상을 가질 수 있다. Since the contact portion 32A of the oblique wire 32 has a long elliptical shape in the oblique direction DD inclined with respect to the first horizontal direction HD1 and the second horizontal direction HD2, the oblique wire ( For landing of the contact portion 32A of 32), the width w2 of the second chip pad 22 in the second horizontal direction HD2 is substantially the same as the length d2 of the first horizontal direction HD1 It can be composed of. For example, the second chip pad 22 may have a square shape having a width w2 and a length d2 of 60 μm.

제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)의 폭(w2)은 60㎛일 수 있고, 제1 칩 패드(21)의 폭(w1)은 55㎛일 수 있다. 직선형 와이어(31)의 컨택 부분(31A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가지므로, 제1 칩 패드(21)의 폭(w1)을 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성하더라도 직선형 와이어(31)의 컨택 부분(31A)이 랜딩 가능하다. 한편, 제1 수평 방향(HD1)에서 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. 예시적으로, 제1 칩 패드(2)는 폭(w1) 및 길이(d1)가 각각 55㎛ 및 60㎛인 직사각형 형상을 가질 수 있다. The width w1 of the first chip pad 21 may be smaller than the width w2 of the second chip pad 22. For example, the width w2 of the second chip pad 22 may be 60 μm, and the width w1 of the first chip pad 21 may be 55 μm. Since the contact portion 31A of the straight wire 31 has a long elliptical shape in the first horizontal direction HD1, the width w1 of the first chip pad 21 is the width of the second chip pad 22 Even if the size is smaller than (w2), the contact portion 31A of the straight wire 31 can be landed. Meanwhile, the length d1 of the first chip pad 21 in the first horizontal direction HD1 may have substantially the same size as the length d2 of the second chip pad 22. For example, the first chip pad 2 may have a rectangular shape having a width w1 and a length d1 of 55 μm and 60 μm, respectively.

칩 테스트 과정에서 테스트 장비의 프로브 니들(probe niddle)이 제3 칩 패드(23)에 접속되어 필요한 테스트 신호의 입력 및 출력을 행하며, 테스트 장비는 출력 신호의 판독 결과에 기초하여 반도체 칩(20)의 불량 여부를 판정한다. 올바른 테스트를 위해서는 프로브 니들과의 컨택 불량이 발생하지 않도록 제3 칩 패드(23)의 사이즈가 확보되어야 하나, 테스트 장비의 기술 발전으로 프로브 니들의 굵기가 가늘어 짐에 따라서 프로브 니들과의 컨택을 위해 요구되는 제3 칩 패드(23)의 면적이 감소하고 있다. 따라서, 제3 칩 패드(23)를 제2 칩 패드(22)와 동일한 사이즈로 구성할 경우 반도체 칩(20) 크기의 오버헤드로 작용할 것이다. During the chip test process, the probe needle of the test equipment is connected to the third chip pad 23 to input and output necessary test signals, and the test equipment uses the semiconductor chip 20 based on the read result of the output signal. It is judged whether it is defective or not. For proper testing, the size of the third chip pad 23 must be secured so that contact failure with the probe needle does not occur. The required area of the third chip pad 23 is decreasing. Accordingly, when the third chip pad 23 is configured to have the same size as the second chip pad 22, it will act as an overhead of the size of the semiconductor chip 20.

제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있고, 제 3 칩 패드(23)는 폭(w3) 및 길이(d3)가 55㎛인 정사각형 형상을 가질 수 있다. The third chip pad 23 may have a size smaller than that of the second chip pad 22. The width w3 of the third chip pad 23 may be smaller than the width w2 of the second chip pad 22, and the length d3 of the third chip pad 23 is the second chip pad 22 It may be less than the length (d2) of. For example, the second chip pad 22 may have a square shape having a width w2 and a length d2 of 60 μm, and the third chip pad 23 has a width w3 and a length d3. It may have a square shape of 55㎛.

도 3은 본 발명의 일 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이고, 도 4는 도 3에 도시된 스택형 반도체 패키지의 평면도이다.3 is a perspective view illustrating a stacked semiconductor package according to an embodiment of the present invention, and FIG. 4 is a plan view of the stacked semiconductor package illustrated in FIG. 3.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 스택형 반도체 패키지(100)는 복수의 본딩 핑거들(11,12A-12B)을 갖는 기판(10) 위에 복수의 반도체 칩들(20A-20D)이 적층된 구조를 가질 수 있다. 반도체 칩들(20A-20D)은 동종의 칩일 수 있다. 본 실시예에서 반도체 칩들(20A-20D)이 플래시 메모리 칩인 것으로 설명되나, 이에 한정되는 것은 아니다. 반도체 칩들(20A-20D)은 다른 형태의 메모리 칩일 수도 있고, 비메모리 칩일 수도 있다. 3 and 4, a stacked semiconductor package 100 according to an embodiment of the present invention includes a plurality of semiconductor chips 20A on a substrate 10 having a plurality of bonding fingers 11, 12A-12B. -20D) may have a stacked structure. The semiconductor chips 20A-20D may be of the same type. In the present embodiment, the semiconductor chips 20A-20D are described as being flash memory chips, but are not limited thereto. The semiconductor chips 20A-20D may be other types of memory chips or non-memory chips.

반도체 칩들(20A-20D)은 단일 웨이퍼 상에서 같은 공정 단계들을 통해서 제작될 수 있으며 서로 동일한 구조를 가질 수 있다. 반도체 칩들(20A-20D) 각각은 제1 수평 방향(HD1)의 일측 가장자리에 복수의 칩 패드들(21-23)이 위치하는 패드부(P)를 구비할 수 있다. 패드부(P)는 제1 수평 방향(HD1)과 직교하는 제2 수평 방향(SD)으로 긴 형태를 가질 수 있다. The semiconductor chips 20A-20D may be manufactured through the same process steps on a single wafer and may have the same structure. Each of the semiconductor chips 20A-20D may include a pad portion P in which a plurality of chip pads 21-23 are positioned at one edge of the first horizontal direction HD1. The pad portion P may have a long shape in a second horizontal direction SD orthogonal to the first horizontal direction HD1.

칩 패드들(21-23)은 패드부(P)에 제2 수평 방향(SD)을 따라서 배치될 수 있다. 칩 패드들(21-23)은 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)로 분류될 수 있다. 간소화를 위하여, 반도체 칩들(20A-20D) 각각에 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)가 하나씩 배치되는 것으로 도시하였으나, 실제로는 제1 칩 패드(21), 제2 칩 패드(22) 및 제3 칩 패드(23)이 복수 개씩 존재할 수 있다. The chip pads 21 to 23 may be disposed on the pad portion P along the second horizontal direction SD. The chip pads 21-23 may be classified into a first chip pad 21, a second chip pad 22, and a third chip pad 23. For simplicity, it is shown that the first chip pad 21, the second chip pad 22, and the third chip pad 23 are disposed one by one in each of the semiconductor chips 20A-20D, but in reality, the first chip pad (21), the second chip pad 22 and the third chip pad 23 may exist in plurality.

반도체 칩들(20A-20D)은 패드부(P)가 노출되도록 제1 수평 방향(HD1)으로 오프셋(offset)될 수 있다. 평면적인 관점에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)은 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 이러한 방식으로 평면적인 관점에서 반도체 칩들(20A-20D)의 제2 칩 패드들(22) 및 제3 칩 패드들(23)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다.The semiconductor chips 20A-20D may be offset in the first horizontal direction HD1 so that the pad portion P is exposed. From a plan view, the first chip pads 21 of the semiconductor chips 20A-20D may be arranged in a row along the first horizontal direction HD1. In this way, from a plan view, the second chip pads 22 and the third chip pads 23 of the semiconductor chips 20A-20D may also be arranged in a row along the first horizontal direction HD1.

제1 수평 방향(HD1)을 따라서 일렬로 배치된 반도체 칩들(20A-20D)의 제1 칩 패드들(21)이 제1 와이어(41)를 통해서 기판(10)에 마련된 제1 본딩 핑거(11)와 연결될 수 있다. 제1 와이어(41)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장되며, 기판(10)의 제1 본딩 핑거(11)로부터 위로 올라가면서 기판(10)의 제1 본딩 핑거(11) 및 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 순차적으로 연결되거나, 반도체 칩(20D)의 제1 칩 패드들(21)로부터 아래로 내려가면서 반도체 칩들(20D-20A)의 제1 칩 패드들(21) 및 기판(10)의 제1 본딩 핑거(11)에 순차적으로 본딩될 수 있다. The first chip pads 21 of the semiconductor chips 20A-20D arranged in a row along the first horizontal direction HD1 are provided on the substrate 10 through the first wire 41. ) Can be connected. The first wire 41 extends in the first horizontal direction HD1 from a plan view, and rises upward from the first bonding finger 11 of the substrate 10, while the first bonding finger 11 of the substrate 10 And sequentially connected to the first chip pads 21 of the semiconductor chips 20A-20D, or moving downward from the first chip pads 21 of the semiconductor chip 20D. The first chip pads 21 and the first bonding fingers 11 of the substrate 10 may be sequentially bonded.

제1 수평 방향(HD1)을 따라서 일렬로 배치된 제1 칩 패드들(21)에는 제1 와이어(41)를 통해서 동일한 신호가 입력될 수 있다. 제1 칩 패드(21)는 데이터(data)가 입출력되는 데이터 입출력 패드를 포함할 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 데이터는 제1 와이어(41)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있고, 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에서 출력되는 데이터는 제1 와이어(41)를 통해서 기판(10)의 제1 본딩 핑거(11)로 출력될 수 있다. The same signal may be input to the first chip pads 21 arranged in a row along the first horizontal direction HD1 through the first wire 41. The first chip pad 21 may include a data input/output pad through which data is input/output. Data input through the first bonding finger 11 of the substrate 10 may be commonly input to the first chip pads 21 of the semiconductor chips 20A-20D through the first wire 41, Data output from the first chip pads 21 of the semiconductor chips 20A-20D may be output to the first bonding finger 11 of the substrate 10 through the first wire 41.

한편, 제1 칩 패드(21)는 반도체 칩들(20A-20D)로 커멘드(command)를 입력하기 위한 커멘드 입력 패드 또는 반도체 칩들(20A-20D)로 어드레스(address)를 입력하기 위한 어드레스 입력 패드일 수 있다. 제1 칩 패드(21)는 반도체 칩들(20A-20D)로 전원 전압(Vcc)을 입력하기 위한 전원 전압 패드 또는 반도체 칩들(20A-20D)로 접지 전압(Vss)을 입력하기 위한 접지 전압 패드일 수도 있다. Meanwhile, the first chip pad 21 is a command input pad for inputting a command to the semiconductor chips 20A-20D or an address input pad for inputting an address to the semiconductor chips 20A-20D. I can. The first chip pad 21 is a power voltage pad for inputting the power voltage Vcc to the semiconductor chips 20A-20D or a ground voltage pad for inputting the ground voltage Vss to the semiconductor chips 20A-20D. May be.

스택형 반도체 패키지(100)는 여러 개의 채널들을 이용하여 신호를 전송하는 다채널 구조를 가질 수 있다. 스택형 반도체 패키지(100)에 포함된 반도체 칩들(20A-20D)은 복수의 채널군으로 그룹화될 수 있다. 예시적으로, 상부에 위치하는 2개의 반도체 칩들(20C,20D)이 제1 채널군에 포함될 수 있고, 하부에 위치하는 2개의 반도체 칩들(20A,20B)이 제2 채널군에 포함될 수 있다. 반도체 칩들(20A-20D)의 제2 칩 패드들(22)은 채널군 별로 분리된 신호 전송을 위한 칩 패드들에 해당할 수 있다.The stacked semiconductor package 100 may have a multi-channel structure that transmits signals using a plurality of channels. The semiconductor chips 20A-20D included in the stacked semiconductor package 100 may be grouped into a plurality of channel groups. For example, two upper semiconductor chips 20C and 20D may be included in the first channel group, and two lower semiconductor chips 20A and 20B may be included in the second channel group. The second chip pads 22 of the semiconductor chips 20A-20D may correspond to chip pads for signal transmission separated for each channel group.

반도체 칩들(20A-20D)의 제2 칩 패드들(22)에 채널군 별로 서로 다른 신호가 입력될 수 있다. 제1 채널군에 속하는 반도체 칩들(20C,20D)의 제2 칩 패드들(22)에 제1 신호가 입력될 수 있고, 제2 채널군에 속하는 반도체 칩들(20A,20B)의 제2 칩 패드들(22)에 제2 신호가 입력될 수 있다. Different signals for each channel group may be input to the second chip pads 22 of the semiconductor chips 20A-20D. The first signal may be input to the second chip pads 22 of the semiconductor chips 20C and 20D belonging to the first channel group, and the second chip pad of the semiconductor chips 20A and 20B belonging to the second channel group A second signal may be input to the fields 22.

제1 채널군에 속하는 반도체 칩들(20C,20D)의 제2 칩 패드들(22)은 제2 와이어(42)를 통해서 기판(10)에 배치된 제2 본딩 핑거(12A)에 연결될 수 있다. 제2 채널군에 속하는 반도체 칩들(20A,20B)의 제2 칩 패드들(22)은 제3 와이어(43)를 통해서 기판(10)에 배치된 제3 본딩 핑거(12B)에 연결될 수 있다. The second chip pads 22 of the semiconductor chips 20C and 20D belonging to the first channel group may be connected to the second bonding fingers 12A disposed on the substrate 10 through the second wire 42. The second chip pads 22 of the semiconductor chips 20A and 20B belonging to the second channel group may be connected to the third bonding finger 12B disposed on the substrate 10 through the third wire 43.

평면적인 관점에서, 기판(10)의 제2 본딩 핑거(12A)는 반도체 칩들(20A-20D)의 제2 칩 패드들(22)과 제1 수평 방향(HD1)을 따라서 일렬로 배치되지 않을 수 있다. 이러한 경우, 제2 와이어(42)의 적어도 일부는 평면적인 관점에서 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)에 대해 기울어진 사선 방향(DD)으로 연장될 수 있다. 예시적으로, 제2 와이어(42)는 기판(10)의 제2 본딩 핑거(12A)와 반도체 칩(20C)의 제2 칩 패드(22) 사이를 연결하는 제1 부분(42A) 및 반도체 칩(20C)의 제2 칩 패드(22)와 반도체 칩(20D)의 제2 칩 패드(22) 사이를 연결하는 제2 부분(42B)으로 구성될 수 있고, 평면적인 관점에서 제2 와이어(42)의 제1 부분(42A)은 사선 방향(DD)으로 신장될 수 있다. From a plan view, the second bonding fingers 12A of the substrate 10 may not be arranged in a line along the first horizontal direction HD1 with the second chip pads 22 of the semiconductor chips 20A-20D. have. In this case, at least a portion of the second wire 42 may extend in a diagonal direction DD inclined with respect to the first horizontal direction HD1 and the second horizontal direction HD2 from a plan view. Exemplarily, the second wire 42 includes a first portion 42A and a semiconductor chip connecting between the second bonding finger 12A of the substrate 10 and the second chip pad 22 of the semiconductor chip 20C. It may be composed of a second portion 42B connecting between the second chip pad 22 of 20C and the second chip pad 22 of the semiconductor chip 20D, and from a plan view, the second wire 42 The first portion 42A of) may extend in the oblique direction DD.

평면적인 관점에서, 기판(10)의 제3 본딩 핑거(12B)는 반도체 칩들(20A-20D)의 제2 칩 패드들(22)과 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 평면적인 관점에서 제3 와이어(43)는 제1 수평 방향(HD1)으로 신장될 수 있다. 본 실시예에서, 기판(10)의 제2 본딩 핑거(12A)와 반도체 칩(20C)의 제2 칩 패드(22)를 연결하는 와이어(42A)는 사선형 와이어에 해당하고, 나머지 다른 와이어들은 직선형 와이어에 해당한다.From a plan view, the third bonding fingers 12B of the substrate 10 may be arranged in a line along the first horizontal direction HD1 with the second chip pads 22 of the semiconductor chips 20A-20D. . From a plan view, the third wire 43 may extend in the first horizontal direction HD1. In this embodiment, the wire 42A connecting the second bonding finger 12A of the substrate 10 and the second chip pad 22 of the semiconductor chip 20C corresponds to an oblique wire, and the other wires are Corresponds to a straight wire.

반도체 칩(20C)의 제2 칩 패드(22)에 와이어(42A)가 사선 방향(DD)으로 접합되며, 이에 따라 반도체 칩(20C)의 제2 칩 패드(22)의 상부면에 본딩되는 와이어(42A)의 컨택 부분(42C)은 사선 방향(DD)으로 긴 타원형의 형상을 가질 것이다. 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 제1 와이어(41)가 제1 수평 방향(HD1)으로 접합되며, 이에 따라 제1 칩 패드(21)의 상부면에 본딩되는 제1 와이어(41)의 컨택 부분(41A)은 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가질 것이다. The wire 42A is bonded to the second chip pad 22 of the semiconductor chip 20C in the diagonal direction DD, and thus the wire is bonded to the upper surface of the second chip pad 22 of the semiconductor chip 20C. The contact portion 42C of 42A will have an elongated elliptical shape in the oblique direction DD. The first wire 41 is bonded to the first chip pads 21 of the semiconductor chips 20A-20D in the first horizontal direction HD1, and thus bonded to the upper surface of the first chip pad 21 The contact portion 41A of the first wire 41 will have a long elliptical shape in the first horizontal direction HD1.

반도체 칩(20C)의 제2 칩 패드(22)와 제2 와이어(42A) 간 본딩력을 확보하기 위하여, 제2 칩 패드(22)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있다. In order to secure the bonding force between the second chip pad 22 and the second wire 42A of the semiconductor chip 20C, the width w2 of the second chip pad 22 in the second horizontal direction HD2 is 1 It may be configured to have substantially the same size as the length d2 of the horizontal direction HD1. For example, the second chip pad 22 may have a square shape having a width w2 and a length d2 of 60 μm.

제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기로 구성될 수 있다. 예시적으로, 제2 칩 패드(22)의 폭(w2)은 60㎛일 수 있고, 제1 칩 패드(21)의 폭(w1)은 55㎛일 수 있다. 제1 와이어(41)의 컨택 부분(41A)이 제1 수평 방향(HD1)으로 긴 타원형의 형상을 가지므로, 제1 칩 패드(21)의 폭(w1)을 제2 칩 패드(22)의 폭(w2) 보다 작은 크기로 구성하더라도 제1 와이어(41)의 컨택 부분(41A)의 랜딩이 가능하다. 한편, 제1 수평 방향(HD1)에서 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. 예시적으로, 제1 칩 패드(2)는 폭(w1) 및 길이(d1)가 각각 55㎛ 및 60㎛인 직사각형 형상을 가질 수 있다. The width w1 of the first chip pad 21 may be smaller than the width w2 of the second chip pad 22. For example, the width w2 of the second chip pad 22 may be 60 μm, and the width w1 of the first chip pad 21 may be 55 μm. Since the contact portion 41A of the first wire 41 has an elongated elliptical shape in the first horizontal direction HD1, the width w1 of the first chip pad 21 is adjusted to the width w1 of the second chip pad 22. Even if the size is smaller than the width w2, landing of the contact portion 41A of the first wire 41 is possible. Meanwhile, the length d1 of the first chip pad 21 in the first horizontal direction HD1 may have substantially the same size as the length d2 of the second chip pad 22. For example, the first chip pad 2 may have a rectangular shape having a width w1 and a length d1 of 55 μm and 60 μm, respectively.

제3 칩 패드(23)는 와이어와의 연결이 필요하지 않은 칩 패드로, 칩 테스트시에 사용되는 테스트 패드에 해당할 수 있다. 제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다. 예시적으로, 제2 칩 패드(22)는 폭(w2) 및 길이(d2)가 60㎛인 정사각형 형상을 가질 수 있고, 제 3 칩 패드(23)는 폭(w3) 및 길이(d3)가 55㎛인 정사각형 형상을 가질 수 있다.The third chip pad 23 is a chip pad that does not require connection with a wire, and may correspond to a test pad used during a chip test. The third chip pad 23 may have a size smaller than that of the second chip pad 22. The width w3 of the third chip pad 23 may be smaller than the width w2 of the second chip pad 22, and the length d3 of the third chip pad 23 is the second chip pad 22 It may be less than the length (d2) of. For example, the second chip pad 22 may have a square shape having a width w2 and a length d2 of 60 μm, and the third chip pad 23 has a width w3 and a length d3. It may have a square shape of 55㎛.

도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 사시도이고, 도 6은 도 5에 도시된 스택형 반도체 패키지의 평면도이다.5 is a perspective view illustrating a stacked semiconductor package according to another embodiment of the present invention, and FIG. 6 is a plan view of the stacked semiconductor package illustrated in FIG. 5.

도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 스택형 반도체 패키지(200)는 복수의 본딩 핑거들(11,12)을 갖는 기판(10) 위에 복수의 반도체 칩들(20A-20D)이 적층된 구조를 가질 수 있다. 5 and 6, a stacked semiconductor package 200 according to an embodiment of the present invention includes a plurality of semiconductor chips 20A-20D on a substrate 10 having a plurality of bonding fingers 11 and 12. ) May have a stacked structure.

반도체 칩들(20A-20D)은 단일 웨이퍼 상에서 같은 공정 단계들을 통해서 제작될 수 있으며 서로 동일한 구조를 가질 수 있다. 반도체 칩들(20A-20D)은 제1 수평 방향(HD1)의 일측 가장자리에 복수의 칩 패드들(21-24)이 위치하는 패드부(P)를 구비할 수 있다. 패드부(P)는 제1 수평 방향(HD1)과 직교하는 제2 수평 방향(SD)으로 긴 형태를 가질 수 있다. The semiconductor chips 20A-20D may be manufactured through the same process steps on a single wafer and may have the same structure. The semiconductor chips 20A-20D may include a pad portion P in which a plurality of chip pads 21-24 are positioned at one edge of the first horizontal direction HD1. The pad portion P may have a long shape in a second horizontal direction SD orthogonal to the first horizontal direction HD1.

칩 패드들(21-24)은 패드부(P)에 제2 수평 방향(SD)을 따라서 배치될 수 있다. 칩 패드들(21-24)은 제1 칩 패드(21), 제2 칩 패드(22), 제3 칩 패드(23) 및 제4 칩 패드(24)로 분류할 수 있다. 간소화를 위하여, 반도체 칩들(20A-20D) 각각에 제1 내지 제4 칩 패드(21-24)가 하나씩 배치되는 것으로 도시하였으나, 실제로는 제1 내지 제4 칩 패드(21-24)이 복수 개씩 존재할 수 있다. The chip pads 21 to 24 may be disposed on the pad portion P along the second horizontal direction SD. The chip pads 21-24 may be classified into a first chip pad 21, a second chip pad 22, a third chip pad 23, and a fourth chip pad 24. For simplicity, it is shown that one first to fourth chip pads 21-24 are disposed on each of the semiconductor chips 20A-20D, but in reality, a plurality of first to fourth chip pads 21-24 are provided. Can exist.

반도체 칩들(20A-20D)은 패드부(P)가 노출되도록 제1 수평 방향(HD1)으로 오프셋될 수 있다. 평면적인 관점에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)은 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 반도체 칩들(20A-20D)의 제2 칩 패드들(22)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. 이러한 방식으로 나머지 제3 칩 패드들(23) 및 제4 칩 패드들(24)도 제1 수평 방향(HD1)을 따라서 일렬로 배치될 수 있다. The semiconductor chips 20A-20D may be offset in the first horizontal direction HD1 so that the pad portion P is exposed. From a plan view, the first chip pads 21 of the semiconductor chips 20A-20D may be arranged in a row along the first horizontal direction HD1. The second chip pads 22 of the semiconductor chips 20A-20D may also be arranged in a line along the first horizontal direction HD1. In this way, the remaining third and fourth chip pads 23 and 24 may also be arranged in a line along the first horizontal direction HD1.

제1 수평 방향(HD1)을 따라서 일렬로 배치된 반도체 칩들(20A-20D)의 제1 칩 패드들(21)이 제1 와이어(51)를 통해서 기판(10)에 마련된 제1 본딩 핑거(11)와 연결될 수 있다. 제1 와이어(51)는 평면적인 관점에서 제1 수평 방향(HD1)으로 신장될 수 있고, 제1 수평 방향(HD1)을 따라서 위로 올라가면서 기판(10)의 제1 본딩 핑거(11) 및 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 차례로 연결될 수 있다. The first chip pads 21 of the semiconductor chips 20A-20D arranged in a row along the first horizontal direction HD1 are provided on the substrate 10 through the first wire 51. ) Can be connected. The first wire 51 may be extended in the first horizontal direction HD1 from a plan view, and upward along the first horizontal direction HD1, the first bonding finger 11 of the substrate 10 and the semiconductor It may be sequentially connected to the first chip pads 21 of the chips 20A-20D.

제1 수평 방향(HD1)을 따라서 일렬로 배치된 제1 칩 패드들(21)에는 제1 와이어(51)를 통해서 동일한 신호가 입력될 수 있다. 제1 칩 패드(21)는 입출력 패드를 포함할 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 데이터(data)는 제1 와이어(51)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있고, 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에서 출력되는 데이터는 제1 와이어(51)를 통해서 기판(10)의 제1 본딩 핑거(11)로 출력될 수 있다. 기판(10)의 제1 본딩 핑거(11)를 통해서 입력되는 커멘드(command) 또는 어드레스(Address)는 제1 와이어(51)를 통해서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 공통으로 입력될 수 있다.The same signal may be input to the first chip pads 21 arranged in a row along the first horizontal direction HD1 through the first wire 51. The first chip pad 21 may include an input/output pad. Data input through the first bonding finger 11 of the substrate 10 is commonly input to the first chip pads 21 of the semiconductor chips 20A-20D through the first wire 51. The data output from the first chip pads 21 of the semiconductor chips 20A-20D may be output to the first bonding finger 11 of the substrate 10 through the first wire 51. A command or address input through the first bonding finger 11 of the substrate 10 is transmitted through the first wire 51 to the first chip pads 21 of the semiconductor chips 20A-20D. It can be entered in common.

최하부 반도체 칩(20A)의 제2 칩 패드(22)는 직선형 와이어(52A)를 통해서 기판(10)의 제2 본딩 핑거(12)에 연결될 수 있다. 반도체 칩들(20A-20D)에 포함된 제2 칩 패드들(22) 각각은 사선형 와이어(52B)를 통해서 다른 반도체 칩의 제4 칩 패드(24)에 연결될 수 있다. The second chip pad 22 of the lowermost semiconductor chip 20A may be connected to the second bonding finger 12 of the substrate 10 through a straight wire 52A. Each of the second chip pads 22 included in the semiconductor chips 20A-20D may be connected to the fourth chip pad 24 of another semiconductor chip through a diagonal wire 52B.

반도체 칩들(20A-20D)은 칩 어드레스에 의해 서로 구분될 수 있다. 반도체 칩들(20A-20D)은 칩 어드레스를 저장하는 패드들을 구비하지 않고 내부의 메모리 영역에 칩 어드레스를 저장할 수 있다. 서로 다른 칩 어드레스를 저장하기 위하여, 반도체 칩들(20A-20D)은 인에이블 입력 패드 및 인에이블 출력 패드를 구비할 수 있다. 제2 칩 패드(22)는 인에이블 입력 패드에 해당할 수 있고, 제4 칩 패드(24)는 인에이블 출력 패드에 해당할 수 있다. 제2 칩 패드들(22) 및 제4 칩 패드들(24)에 인가된 신호에 따라서 반도체 칩들(20A-20D)에 칩 어드레스가 순차적으로 저장될 수 있다. 예시적으로, 최하부 반도체 칩(20A)의 제2 칩 패드(22)에 기판(10)의 제2 본딩 핑거(12)로부터 로직 하이(high)의 신호가 인가될 수 있다. 이러한 상태에서 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 칩 어드레스가 입력되면, 최하부 반도체 칩(20A)에 칩 어드레스가 저장될 것이다. 최하부 반도체 칩(20A)에 칩 어드레스 저장이 완료되면 최하부 반도체 칩(20A)의 제4 칩 패드(24)의 출력 신호는 로직 로우(Low)에서 로직 하이로 천이되며, 최하부 반도체 칩(20A)에는 더 이상 칩 어드레스가 저장되지 않는다. The semiconductor chips 20A-20D may be distinguished from each other by chip addresses. The semiconductor chips 20A-20D may store the chip address in an internal memory area without having pads for storing the chip address. In order to store different chip addresses, the semiconductor chips 20A-20D may include an enable input pad and an enable output pad. The second chip pad 22 may correspond to an enable input pad, and the fourth chip pad 24 may correspond to an enable output pad. Chip addresses may be sequentially stored in the semiconductor chips 20A-20D according to signals applied to the second and fourth chip pads 22 and 24. For example, a logic high signal may be applied from the second bonding finger 12 of the substrate 10 to the second chip pad 22 of the lowermost semiconductor chip 20A. In this state, when a chip address is input to the first chip pads 21 of the semiconductor chips 20A-20D, the chip address will be stored in the lowermost semiconductor chip 20A. When the chip address storage in the lowermost semiconductor chip 20A is completed, the output signal of the fourth chip pad 24 of the lowermost semiconductor chip 20A transitions from a logic low to a logic high, and the lowermost semiconductor chip 20A is No more chip addresses are stored.

최하부 반도체 칩(20A)의 제4 칩 패드(24)의 신호가 로직 하이가 되면, 최하부 반도체 칩(20A)의 제4 칩 패드(24)와 사선형 와이어(52B)를 통해서 연결된 반도체 칩(20B)의 제2 칩 패드(22)에 로직 하이 신호가 인가되어 반도체 칩(20B)이 어드레스를 저장할 수 있는 상태가 된다. 이후 반도체 칩들(20A-20D)의 제1 칩 패드들(21)에 칩 어드레스가 입력되면 반도체 칩(20B)에 칩 어드레스가 저장될 것이다. 반도체 칩(20B)에 칩 어드레스 저장이 완료되면 반도체 칩(20B)의 제4 칩 패드(24)의 출력 신호는 로직 로우(Low)에서 로직 하이로 천이되며, 반도체 칩(20B)에는 더 이상 칩 어드레스가 저장되지 않는다. 이러한 방식으로, 반도체 칩들(20A-20D)에 순차적으로 칩 어드레스가 저장될 수 있다. When the signal of the fourth chip pad 24 of the lowermost semiconductor chip 20A becomes logic high, the semiconductor chip 20B connected to the fourth chip pad 24 of the lowermost semiconductor chip 20A through a diagonal wire 52B A logic high signal is applied to the second chip pad 22 of ), so that the semiconductor chip 20B can store an address. Thereafter, when a chip address is input to the first chip pads 21 of the semiconductor chips 20A-20D, the chip address will be stored in the semiconductor chip 20B. When the chip address storage in the semiconductor chip 20B is completed, the output signal of the fourth chip pad 24 of the semiconductor chip 20B transitions from a logic low to a logic high, and the semiconductor chip 20B no longer has a chip. The address is not saved. In this way, chip addresses may be sequentially stored in the semiconductor chips 20A-20D.

사선형 와이어(52B)와의 본딩력을 확보하기 위하여, 반도체 칩들(20A-20D)의 제2 칩 패드들(22) 및 제4 칩 패드들(24)의 제2 수평 방향(HD2)의 폭(w2)은 제1 수평 방향(HD1)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. In order to secure the bonding force with the diagonal wire 52B, the width of the second chip pads 22 and the fourth chip pads 24 of the semiconductor chips 20A-20D in the second horizontal direction HD2 ( w2) may have substantially the same size as the length d2 of the first horizontal direction HD1.

제1 칩 패드(21)의 폭(w1)은 제2 칩 패드(22)의 폭(w2)보다 작은 크기를 가질 수 있고, 제1 칩 패드(21)의 길이(d1)는 제2 칩 패드(22)의 길이(d2)와 실질적으로 동일한 크기를 가질 수 있다. The width w1 of the first chip pad 21 may have a size smaller than the width w2 of the second chip pad 22, and the length d1 of the first chip pad 21 is a second chip pad It may have a size substantially the same as the length (d2) of (22).

제3 칩 패드(23)는 와이어와의 연결이 필요하지 않은 칩 패드로, 칩 테스트시에 사용되는 테스트 패드에 해당할 수 있다. 제3 칩 패드(23)는 제2 칩 패드(22)보다 작은 크기를 가질 수 있다. 제3 칩 패드(23)의 폭(w3)은 제2 칩 패드(22)의 폭(w2)보다 작을 수 있고, 제3 칩 패드(23)의 길이(d3)는 제2 칩 패드(22)의 길이(d2)보다 작을 수 있다.The third chip pad 23 is a chip pad that does not require connection with a wire, and may correspond to a test pad used during a chip test. The third chip pad 23 may have a size smaller than that of the second chip pad 22. The width w3 of the third chip pad 23 may be smaller than the width w2 of the second chip pad 22, and the length d3 of the third chip pad 23 is the second chip pad 22 It may be less than the length (d2) of.

이상, 본 실시예들에 의하면 직선형 와이어에 연결되는 칩 패드의 폭을 사선형 와이어에 연결되는 칩 패드의 폭보다 작게 구성함으로써 와이어와의 본딩력이 감소하는 문제 없이 칩 패드들이 점유하는 면적을 줄이어 반도체 칩의 사이즈를 줄일 수 있다.As described above, according to the present embodiments, by configuring the width of the chip pad connected to the straight wire to be smaller than the width of the chip pad connected to the diagonal wire, the area occupied by the chip pads is reduced without the problem of reducing the bonding force with the wire. Then, the size of the semiconductor chip can be reduced.

전술한 반도체 장치 또는 스택형 반도체 패키지는 다양한 전자 시스템 및 패키지 모듈들에 적용될 수 있다.The above-described semiconductor device or stacked semiconductor package can be applied to various electronic systems and package modules.

도 7은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 구비한 전자 시스템의 블록도이고, 도 8은 본 발명에 따른 반도체 장치 또는 스택형 반도체 패키지를 포함하는 메모리 카드의 블럭도이다. 7 is a block diagram of a semiconductor device or an electronic system including a stacked semiconductor package according to the present invention, and FIG. 8 is a block diagram of a memory card including the semiconductor device or a stacked semiconductor package according to the present invention.

도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다. Referring to FIG. 7, a semiconductor device or a stacked semiconductor package according to embodiments of the present invention may be applied to the electronic system 710. The electronic system 710 may include a controller 711, an input/output unit 712, and a memory 713. The controller 711, the input/output unit 712, and the memory 713 may be coupled to each other through a bus 718 providing a path for moving data.

예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 반도체 장치 및 스택형 반도체 패키지중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다. For example, the controller 711 may include at least one microprocessor, at least one digital signal processor, at least one microcontroller, and at least one of a logic circuit capable of performing the same function as these components. The memory 713 may include at least one of a semiconductor device and a stacked semiconductor package according to embodiments of the present invention. The input/output unit 712 may include at least one selected from a keypad, a keyboard, a display device, and a touch screen. The memory 713 is a device for storing data, and may store data or/and a command executed by the controller 711 or the like.

메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다. The memory 713 may include a volatile memory device such as DRAM or/and a nonvolatile memory device such as flash memory. For example, the flash memory may be mounted in an information processing system such as a mobile terminal or a desktop computer. The flash memory may be composed of a solid state disk (SSD). In this case, the electronic system 710 may stably store a large amount of data in the flash memory system.

전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다. The electronic system 710 may further include an interface 714 configured to transmit and receive data to and from a communication network. The interface 714 may have a wired or wireless form. For example, the interface 714 may include an antenna, a wired transceiver, or a wireless transceiver.

전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.The electronic system 710 may be understood as a mobile system, a personal computer, an industrial computer, or a logic system that performs various functions. For example, the mobile system is a PDA (Personal Digital Assistant), a portable computer, a tablet computer, a mobile phone, a smart phone, a wireless phone, a laptop computer. , A memory card, a digital music system, and an information transmission/reception system.

전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다. When the electronic system 710 is a device capable of performing wireless communication, the electronic system 710 is a code division multiple access (CDMA), global system for mobile communications (GSM), north American digital cellular (NADC), E- It can be used in communication systems such as enhanced-time division multiple access (TDMA), wideband code division multiple access (WCDAM), CDMA2000, long term evolution (LTE), and wireless broadband Internet (Wibro).

도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.Referring to FIG. 8, a semiconductor device or a stacked semiconductor package according to embodiments of the present invention may be provided in the form of a memory card 800. For example, the memory card 800 may include a memory 810 and a memory controller 820 such as a nonvolatile memory device. The memory 810 and the memory controller 820 may store data or read stored data.

메모리(810)는 본 발명의 실시예들에 따른 반도체 장치 또는 스택형 반도체 패키지가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.The memory 810 may include any one or more of a semiconductor device according to embodiments of the present invention or a nonvolatile memory device to which a stacked semiconductor package is applied, and the memory controller 820 writes from the host 830 The memory 810 is controlled to read out the stored data or store the data in response to the /read request.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above, it has been described with reference to embodiments of the present invention, but those skilled in the art or those of ordinary skill in the relevant technical field, the spirit and the spirit of the present invention described in the claims to be described later. It will be appreciated that various modifications and changes can be made to the present invention without departing from the technical field.

10: 기판
11,12, 12A,12B: 본딩 핑거
20, 20A-20D: 반도체 칩
21-23,24: 칩 패드
31,32,33,41,42,51,52: 와이어10: substrate
11,12, 12A,12B: bonding finger
20, 20A-20D: semiconductor chip
21-23,24: chip pad
31,32,33,41,42,51,52: wire

Claims (16)

반도체 칩 및 상기 반도체 칩에 위치하고 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 배치되는 복수의 칩 패드들을 포함하며,
상기 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어가 연결된 제1 칩 패드; 및
평면적인 관점에서 상기 제1 수평 방향 및 상기 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어가 연결된 제2 칩 패드;를 포함하고,
상기 제2 수평 방향에서 상기 제1 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작은 반도체 장치.A semiconductor chip and a plurality of chip pads positioned on the semiconductor chip and disposed along a second horizontal direction orthogonal to a first horizontal direction,
The chip pads may include a first chip pad to which a straight wire extending in the first horizontal direction is connected from a plan view; And
Including; a second chip pad to which a diagonal wire extending in a direction inclined with respect to the first horizontal direction and the second horizontal direction is connected in a plan view, and
A semiconductor device in which a width of the first chip pad in the second horizontal direction is smaller than a width of the second chip pad in the second horizontal direction. 제1 항에 있어서, 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭이 동일한 반도체 장치.The semiconductor device of claim 1, wherein a length of the second chip pad in the first horizontal direction and a width of the second chip pad in the second horizontal direction are the same. 제1 항에 있어서, 상기 제1 수평 방향에서 상기 제1 칩 패드의 길이와 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이가 동일한 반도체 장치.The semiconductor device of claim 1, wherein a length of the first chip pad in the first horizontal direction and a length of the second chip pad in the first horizontal direction are the same. 제1 항에 있어서, 상기 반도체 칩에 위치하고 와이어가 연결되지 않는 제3 칩 패드를 더 포함하며,
상기 제2 수평 방향에서 상기 제3 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작고, 상기 제1 수평 방향에서 상기 제3 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이보다 작은 반도체 장치.The method of claim 1, further comprising a third chip pad positioned on the semiconductor chip and not connected to a wire,
The width of the third chip pad in the second horizontal direction is smaller than the width of the second chip pad in the second horizontal direction, and the length of the third chip pad in the first horizontal direction is A semiconductor device that is smaller than the length of the second chip pad. 기판; 및
상기 기판 상에 적층되며 제1 칩 패드 및 제2 칩 패드가 위치하는 패드부를 구비하고 상기 패드부가 노출되도록 제1 수평 방향으로 서로 오프셋된 복수의 반도체 칩들;을 포함하고,
상기 반도체 칩들의 제1 칩 패드들은 평면적인 관점에서 상기 제1 수평 방향으로 신장되는 직선형 와이어와 연결되고, 상기 반도체 칩들의 제2 칩 패드들의 적어도 하나는 평면적인 관점에서 상기 제1 수평 방향 및 상기 제1 수평 방향 직교하는 제2 수평 방향에 대해 기울어진 방향으로 신장되는 사선형 와이어와 연결되며,
상기 제2 수평 방향에서 상기 제1 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작은 스택형 반도체 패키지.Board; And
A plurality of semiconductor chips stacked on the substrate and having a pad portion on which a first chip pad and a second chip pad are positioned, and offset from each other in a first horizontal direction so that the pad portion is exposed, and
The first chip pads of the semiconductor chips are connected to a straight wire extending in the first horizontal direction from a plan view, and at least one of the second chip pads of the semiconductor chips is the first horizontal direction and the It is connected to a diagonal wire extending in a direction inclined with respect to a second horizontal direction orthogonal to the first horizontal direction,
A stacked semiconductor package in which a width of the first chip pad in the second horizontal direction is smaller than a width of the second chip pad in the second horizontal direction. 제5 항에 있어서, 상기 기판은 상기 반도체 칩들의 상기 제1 칩 패드들과 상기 제1 수평 방향을 따라서 일렬로 배치되며 상기 직선형 와이어에 연결된 제1 본딩 핑거;및
상기 반도체 칩들의 상기 제2 칩 패드들과 상기 제1 수평 방향을 따라서 일렬로 배치되지 않으며 상기 사선형 와이어에 연결된 제2 본딩 핑거;를 포함하는 스택형 반도체 패키지.The semiconductor device of claim 5, wherein the substrate comprises: a first bonding finger disposed in a line with the first chip pads of the semiconductor chips and connected to the straight wire and arranged in a line along the first horizontal direction; And
And a second bonding finger not disposed in a line with the second chip pads of the semiconductor chips and connected to the oblique wire. 제5 항에 있어서, 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭이 동일한 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein a length of the second chip pad in the first horizontal direction and a width of the second chip pad in the second horizontal direction are the same. 제5 항에 있어서, 상기 제1 수평 방향에서 상기 제1 칩 패드의 길이와 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이가 동일한 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein a length of the first chip pad in the first horizontal direction and a length of the second chip pad in the first horizontal direction are the same. 제5 항에 있어서, 상기 반도체 칩들 각각은 와이어가 연결되지 않는 제3 칩 패드를 더 포함하며,
상기 제2 수평 방향에서 상기 제3 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭보다 작고, 상기 제1 수평 방향에서 상기 제3 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이보다 작은 스택형 반도체 패키지.The method of claim 5, wherein each of the semiconductor chips further comprises a third chip pad to which a wire is not connected,
The width of the third chip pad in the second horizontal direction is smaller than the width of the second chip pad in the second horizontal direction, and the length of the third chip pad in the first horizontal direction is A stacked semiconductor package smaller than the length of the second chip pad. 제9 항에 있어서, 상기 제3 칩 패드는 상기 반도체 칩들의 테스트시 테스트 장비가 연결되는 테스트 패드를 포함하는 스택형 반도체 패키지.The stacked semiconductor package of claim 9, wherein the third chip pad includes a test pad to which test equipment is connected when testing the semiconductor chips. 제5 항에 있어서, 상기 반도체 칩들은 복수의 채널군으로 그룹화되고, 상기 제2 칩 패드는 채널군 별로 분리된 신호 전송을 위한 칩 패드를 포함하는 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein the semiconductor chips are grouped into a plurality of channel groups, and the second chip pad includes chip pads for transmitting signals separated for each channel group. 제5 항에 있어서, 상기 제1 칩 패드는 데이터가 입출력되는 입출력 패드를 포함하는 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein the first chip pad includes input/output pads through which data is input/output. 제5 항에 있어서, 상기 제1 칩 패드는 전원 전압이 입력되는 전원 전압 패드 또는 접지 전압이 입력되는 접지 전압 패드를 포함하는 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein the first chip pad includes a power voltage pad to which a power voltage is input or a ground voltage pad to which a ground voltage is input. 제5 항에 있어서, 상기 제1 칩 패드는 커멘드가 입력되는 커멘드 입력 패드 또는 어드레스가 입력되는 어드레스 입력 패드를 포함하는 스택형 반도체 패키지.The stacked semiconductor package of claim 5, wherein the first chip pad includes a command input pad to which a command is input or an address input pad to which an address is input. 제5 항에 있어서, 상기 반도체 칩들 각각은 상기 패드부에 배치된 제4 칩 패드를 더 포함하며,
상기 반도체 칩들 각각의 상기 제4 칩 패드는 다른 반도체 칩의 상기 제2 칩 패드와 상기 사선형 와이어에 의해 연결되는 반도체 패키지.The method of claim 5, wherein each of the semiconductor chips further comprises a fourth chip pad disposed on the pad portion,
The fourth chip pad of each of the semiconductor chips is connected to the second chip pad of another semiconductor chip by the diagonal wire. 제15 항에 있어서, 상기 제1 수평 방향에서 상기 제4 칩 패드의 길이가 상기 제1 수평 방향에서 상기 제2 칩 패드의 길이와 동일하고, 상기 제2 수평 방향에서 상기 제4 칩 패드의 폭이 상기 제2 수평 방향에서 상기 제2 칩 패드의 폭과 동일한 스택형 반도체 패키지.The method of claim 15, wherein a length of the fourth chip pad in the first horizontal direction is the same as a length of the second chip pad in the first horizontal direction, and a width of the fourth chip pad in the second horizontal direction A stacked semiconductor package equal to the width of the second chip pad in the second horizontal direction.
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