JP3863039B2 - 半導体製造装置および半導体装置の製造方法 - Google Patents
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Description
【発明が属する技術分野】
本発明は、半導体製造装置に係り、特にレジストパターンの形成およびその検査に関する。
【0002】
【従来の技術】
従来、レジストパターンの形成と、その形成されたレジストパターンの検査とを別々の装置で行っていた。詳細には、レジスト塗布、露光、現像処理、詳細な検査(詳細な外観検査や測長検査等)を、それぞれ独立した装置を用いて行っていた。
また、一般的に、詳細な検査を行う検査装置では、時間の制約上、ロット内の何枚かを任意に抜き取り、その抜き取ったウェハのみを検査する、いわゆる抜き取り検査が行われていた。また、抜き取られたウェハにおいて所定位置に形成されたレジストパターンのみを検査していた。
【0003】
【発明が解決しようとする課題】
しかしながら、上記従来の場合には、ロット単位でウェハの処理・搬送を行っていたため、ロット内の全ウェハの処理が終了するまで、次の工程に進めることができなかった。このため、レジストパターンの形成及びその検査に膨大な時間を要していた。また、デバイスの種類によっては、レジスト塗布後に簡易的な外観検査を行う場合があり、この場合にはさらに待ち時間が発生し、処理時間がかかってしまうという問題があった。
また、装置に一旦ロットを仕掛けてしまうと、そのロット内の全ウェハの処理が終了するまで、他のロットを仕掛けることができなかった。このため、ロットを仕掛けた後では、至急処理する必要があるロット(いわゆる特急ロット)を、割り込ませて処理することができなかった。
また、レジストパターンの詳細な検査は、上述のように抜き取り検査であったため、不良パターンを精度良く見つけることができなかった。従って、レジストパターンを安定した質で形成できなかった、よって、半導体装置の安定加工ができなかった。
【0004】
本発明は、上記従来の課題を解決するためになされたもので、レジストパターンの形成および検査に要する時間を短縮することを目的とする。また、本発明は、レジストパターンを安定した質で形成することも目的とする。
【0005】
【課題を解決する為の手段】
本発明に係る半導体製造装置は、基板上にレジストパターンを形成する半導体製造装置であって、
前記基板上にレジストを塗布するレジスト塗布部と、
前記レジストのフォーカス・チルト情報を計測し、前記レジストを露光する露光部と、
露光された前記レジストを現像する現像部と、
前記レジストパターンの検査を行う検査部と、
前記フォーカス・チルト情報に基づいて露光ショットの良否を判定し、この良否判定に基づいて前記検査部により検査を行うか否かを判断する制御部とを備えたことを特徴とするものである。
【0009】
本発明に係る半導体製造装置において、
前記レジスト塗布部、前記露光部および前記現像部が、1枚の前記基板に対して連続して処理可能に一体的に構成されることが好適である。
【0010】
本発明に係る半導体製造装置において、
前記検査部は、検査結果を前記制御部に送信し、
前記制御部は、前記検査部から受信した検査結果を、前記レジスト塗布部、前記露光部および前記現像部にフィードバックすることが好適である。
【0011】
本発明に係る半導体製造装置において、
前記検査部は、測長検査部、外観検査部、膜厚検査部、反射率検査部の少なくとも1つを有することが好適である。
【0012】
本発明に係る半導体装置の製造方法は、
基板上にレジストを塗布する塗布工程と、
前記レジストのフォーカス・チルトを計測し、前記レジストを露光する露光工程と、
前記露光された前記レジストを現像する現像工程と、
前記現像工程の終了後、前記基板に形成されたレジストパターンを検査する検査工程と、を含み、
前記検査工程は、前記露光工程により計測された前記フォーカス・チルト情報に基づいて露光ショットの良否を判定し、該判定の結果に基づいて前記検査を行うことを特徴とするものである。
【0013】
本発明に係る半導体装置の製造方法において、
前記塗布工程、前記露光工程および前記現像工程が、1枚の前記基板に対して連続して行われることが好適である。
【0015】
本発明に係る半導体装置の製造方法において、
前記検査工程が、測長検査、外観検査、膜厚検査、反射率検査の少なくとも1つを行うことが好適である。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【0017】
実施の形態1.
図1は、本発明の実施の形態1による半導体製造装置の構成を説明するための概念図である。
図1において、参照符号1はロード部(LD部)、2はロード部1に接続された枚葉式のレジスト塗布部、3はレジスト塗布部2に接続され、1ショット毎にフォーカス・チルトの計測および露光を行う露光部、4は露光部3に接続された枚葉式の現像部、5は枚葉式の検査部、5aは外観検査部、5bは測長検査部、6は検査部5に接続されたアンロード部(UL部)を示している。
【0018】
また、本実施の形態1による半導体製造装置は、レジスト塗布部2、露光部3、現像部4および検査部5(外観検査部5a,測長検査部5b)と電気的に接続された制御部7を備えている。この制御部7は、露光部3から受信した測定結果(フォーカス・チルト情報)を基に、現像処理後のウェハを検査部5に搬送するか、又はアンロード部6に搬送するかを判断するものである。また、制御部7は、検査部5(外観検査部5a,測長検査部5b)から受信した検査結果を、レジスト塗布部2、露光部3および現像部4にそれぞれフィードバックするものである。
【0019】
また、本実施の形態1による半導体製造装置において、ロード部1とレジスト塗布部2との間、レジスト塗布部2と露光部3との間、露光部3と現像部4との間、現像部4と検査部5との間、検査部5とアンロード部6との間には、それぞれ搬送手段が設けられている。従って、1枚のウェハに対して、待ち時間を発生させず、連続した処理が可能でなる。
【0020】
次に、上記半導体製造装置の動作について説明する。
図2は、本発明の実施の形態1による半導体製造装置の動作を説明するための図である。
図2において、参照符号11はウェハ、12はレジスト、13はマスク(レチクル)、14は露光光、15はレジストパターンを示している。
【0021】
先ず、ロード部1において、複数のウェハ11が収納されたキャリアから、1枚のウェハ11をロードする。その後、ウェハ11をレジスト塗布部2に搬送する。
次に、レジスト塗布部2において、ウェハ11上にレジスト12を塗布する。その後、露光部3にウェハ11を搬送する。
【0022】
次に、露光部3において、1ショットごとにフォーカス・チルトを計測して、その計測したフォーカス・チルト情報を基にステージ(図示省略)の調整を行う。ステージ調整後、マスク13を介して露光光14を照射する。また、露光部3は、ショット毎に計測したフォーカス・チルト情報(図中の“計測結果”に対応する。)を、制御部7に送信する。
【0023】
その後、現像部4にウェハ11を搬送し、現像部4において現像処理を行う。この現像処理を終了すると、ウェハ11上にレジストパターン15が形成される。
【0024】
次に、制御部7は、露光部3から受信したフォーカス・チルト情報に基づいて、現像処理後のウェハ11を検査する必要があるか、すなわちウェハ11を検査部5に搬送するか、或いはウェハ11の検査が不要であるとして検査部5を通過させてアンロード部6に搬送するかを判断する。
以下、制御部7による上記判断の手順について説明する。図3及び図4は、本発明の実施の形態1において、制御部7による判断手順を説明するための図である。
【0025】
手順A.:ショットの構成の判断
1ショットがシングルチップ構成(1ショット領域に1つのチップが入るもの)であるか、マルチチップ構成(1ショット領域に複数のチップが入るもの)であるかを、露光情報に基づいて判断する。ここで、露光情報とは、露光部3で露光する際に入力されるデータであって、例えば、1ショットのサイズや、1チップのサイズ等のデータである。そして、露光情報を基にして、ウェハマップ上に、ショット及びチップのマップを作成する。
【0026】
手順B.:良否判定の対象となるショットを選択
1ショット内にフォーカス・チルトの計測が可能なチップを有しているか否かを各ショットについて調べ、その計測可能なチップを有するショットのみを後述する良否判定の対象とする。ここで、1ショットがマルチチップ構成である場合には、1ショット内に上記計測可能なチップが少なくとも1つあればよい。なお、本実施の形態1は、1ショット内に4つのチップを有するマルチチップ構成の場合について説明する。
【0027】
手順C.:前回の不良ショットを非選択
1層目(最初)のリソグラフィであるか否かを判断する。ここで、2層目以降のリソグラフィの場合は、前回のリソグラフィで得られた情報(判定結果および検査結果)を読み込み、前回フォーカス・チルト情報に基づいて不良ショットと判定され、且つ、その後に検査部5でも不良ショットと判定されたショットは、良否判定を行わない。一方、1層目のリソグラフィの場合は、全てのショットのうち、上記手順Bの条件を満たすものを対象として良否判定を行う。
【0028】
手順D.:完全ショットおよび不完全ショットを定義
上記手順B及び手順Cで良否判定の対象とされたショットについて、ショット内の全てのチップについてフォーカス・チルト計測ができるものを完全ショットとする。また、完全ショット以外のショット、すなわち、ショットがマルチチップ構成であり、少なくとも1つのチップで上記計測が可能であるが、上記計測が不可能なチップを含むものを不完全ショットとする。
【0029】
手順E.:完全ショットの良否判定
上記手順Dにおいて完全ショットとされたショットについて、図3に示すように、良否判定の対象となる完全ショット(21e)に後続する5つの完全ショット(21f〜21j)についてフォーカス・チルト情報の平均と分散を計算し、その計算値と良否判定対象となる完全ショット(21e)のフォーカス・チルト情報とを比較する。その結果、後続の5ショット(21f〜21j)の平均±3σ以内であれば、完全ショット(21e)を良品ショット(良品)と判定する。一方、その範囲内にない場合には、不良ショットと判定する。
その後、ウェハ上の他の完全ショットについても同様に良否判定する。
また、上記後続の5ショット(21f〜21j)に不良ショット(例えば、21h)が含まれていることが後で分かった場合には、その不良ショット(21h)を除いた後続の5ショット(21f〜21g,21i〜21k)の計算値を用いて再度良否判定する。
また、最後の5ショット(例えば、21q)については、その完全ショット(21q)以前の不良ショットを除いた5つの完全ショット(21l〜21p)でそれぞれ良否判定する。
【0030】
手順F.:不完全ショットの良否判定(その1)
上記手順Dにおいて不完全ショットとされたショットについて、以前の2ショット(不完全ショットを含む。)と後続の2ショット(不完全ショットを含む。)との計4ショットの平均と分散を計算し、その計算値と良否判定対象となる不完全ショットのフォーカス・チルト情報とを比較する。上記手順Eと同様に、良否判定対象となる不完全ショットのフォーカス・チルト情報が、計4ショットの平均±3σ以内であれば、良品ショットと判定する。一方、その範囲内にない場合には、不良ショットと判定する。
また、図3に示すように、最初の1ショット(不完全ショット)(31a)については、後続の2ショット(21a,21b)の計算値を良否判定に用いる。
また、不完全ショット(31b,31c)が2ショット続いた場合の2ショット目(31c)については、以前の1ショット(31b)と後続の2ショット(21c,21d)との計3ショットの計算値を用いる。
また、最後の1ショット(不完全ショット)については、以前の2ショットの計算値を用いる。
また、最後の2ショットが不完全ショットである場合の最後から2ショット目については、以前の2ショットと後続の1ショットとの計3ショットの計算値を用いる。
【0031】
手順G.:不完全ショットの良否判定(その2)
図4に示すように、ウェハのノッチ(又はオリエンテーション・フラット)の中心とウェハの中心(以下「原点」という。)Oとを結ぶ直線をY軸とし、原点Oを通りY軸に垂直な直線をX軸とする。そして、各ショットに座標を与える。
不完全ショット31dのフォーカス・チルト情報と、原点Oに対して不完全ショット31dと点対象の位置にある不完全ショット31eのフォーカス・チルト情報と、を加算する。他の不完全ショットに対しても同様に加算値を求めて、その加算値の平均と分散を求める。不完全ショット31c,31dの加算値が、平均±3σ以内であれば、その2つの不完全ショット31c,31dは良品ショットと判定する。一方、その範囲内にない場合には、不良ショットと判定する。他の不完全ショットに対しても同様に良否判定する。
【0032】
手順H.:不完全ショットの良否判定(その3)
上記手順Dで不完全ショットとされたショットのうち、上記手順Fにおいて良品ショットと判定され、かつ上記手順Gにおいて良品ショットと判定されたものを良品とする。
【0033】
手順I.:判断
ウェハ内におけるショットの良品率、すなわちウェハ内で良品と判断されたショット(完全ショットおよび不完全ショット)の割合を計算する。そして、この良品率と、予め設定しておいた値(例えば、90%)とを比較する。
ここで、良品率が設定値以下の場合、制御部7は、当該ウェハ11は詳細な検査が必要であると判断する。すなわち、ウェハ11を検査部5に搬送すべきであると判断する。
一方、良品率が設定値を超える場合、制御部7は、当該ウェハ11は詳細な検査が不要であると判断する。すなわち、ウェハ11をアンロード部(UL部)6に搬送すべきであると判断する。
【0034】
次に、上述のように制御部7により検査が必要であると判断されたウェハ11を検査部5(外観検査部5a又は測長検査部5b)に搬送する。検査部5において、詳細な検査が行われる。検査部5の検査結果は制御部7に送信され、制御部7は、レジスト塗布部2、露光部3、現像部4にフィードバックする。レジスト塗布部2、露光部3、現像部4は、制御部7から受信した検査結果に基づき、以後のウェハについて処理を中止するか否かを判断する。従って、レジストパターン不良が発生した場合、ロットの途中であっても、迅速に処理を停止することができる。よって、検査によりトラブルを早期に発見することができ、早期に対応可能となる。
また、制御部7により検査が不要であると判断されたウェハであっても、定期的に検査部5に搬送して、詳細な検査を行う。高い良品率のウェハに対しても一定の割合で詳細な検査を行うことにより、より一層検査の質を向上させることができる。
【0035】
以上説明したように、本実施の形態1では、露光部3で測定されたフォーカス・チルト情報を、検査部5の検査に活用することとした。詳細には、制御部7によって、フォーカス・チルト情報に基づいて露光ショットの良否を判定し、ウェハ上の良好な露光ショットの割合(良品率)に基づいて、当該ウェハに検査が必要か否かを判断することとした。フォーカス・チルト情報はウェハの全ての露光ショットに対して測定されるため、かかるフォーカス・チルト情報に基づいてショットの良否を精度良く判断することができる。さらに、ショットの良否を精度良く判断できるため、ウェハ上に形成されたレジストパターンの検査を精度良く行うことができると擬制される。よって、レジストパターンを安定した質で形成することができる。
【0036】
また、本実施の形態1では、1枚のウェハ11に対して連続でレジスト塗布、露光、現像処理を行うことにした。これにより、処理待ち時間を短縮できるため、従来ロット内の全ウェハの処理が終了するまで次の工程に進めることができなかった場合に比べて、大幅にレジストパターンの形成に要する時間を短縮することができる。また、1枚ごとに処理を行うため、ロットの途中であっても、特急ロットを割り込ませて処理することができる。
【0037】
なお、検査部5は、上記外観検査部5aおよび測長検査部5bに限らず、膜厚検査部や反射率検査部を有していてもよい。
【0038】
【発明の効果】
本発明によれば、レジストパターンの形成および検査に要する時間を短縮することができる。また、レジストパターンを安定した質で形成することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による半導体製造装置の構成を説明するための概念図である。
【図2】 本発明の実施の形態1による半導体製造装置の動作を説明するための図である。
【図3】 本発明の実施の形態1において、制御部による判断手順を説明するための図である(その1)。
【図4】 本発明の実施の形態1において、制御部による判断手順を説明するための図である(その2)。
【符号の説明】
1 ロード部
2 レジスト塗布部
3 露光部
4 現像部
5 検査部
5a 外観検査部
5b 測長検査部
6 アンロード部
7 制御部
11 ウェハ
12 レジスト
13 マスク
14 露光光
15 レジストパターン
Claims (7)
- 基板上にレジストパターンを形成する半導体製造装置であって、
前記基板上にレジストを塗布するレジスト塗布部と、
前記レジストのフォーカス・チルト情報を計測し、前記レジストを露光する露光部と、
露光された前記レジストを現像する現像部と、
前記レジストパターンの検査を行う検査部と、
前記フォーカス・チルト情報に基づいて露光ショットの良否を判定し、この良否判定に基づいて前記検査部により検査を行うか否かを判断する制御部とを備えたことを特徴とする半導体製造装置。 - 請求項1に記載の半導体製造装置において、
前記レジスト塗布部、前記露光部および前記現像部が、1枚の前記基板に対して連続して処理可能に一体的に構成されたことを特徴とする半導体製造装置。 - 請求項1又は2に記載の半導体製造装置において、
前記検査部は、検査結果を前記制御部に送信し、
前記制御部は、前記検査部から受信した検査結果を、前記レジスト塗布部、前記露光部および前記現像部にフィードバックすることを特徴とする半導体製造装置。 - 請求項1から3の何れかに記載の半導体製造装置において、
前記検査部は、測長検査部、外観検査部、膜厚検査部、反射率検査部の少なくとも1つを有することを特徴とする半導体製造装置。 - 半導体装置を製造する方法であって、
基板上にレジストを塗布する塗布工程と、
前記レジストのフォーカス・チルト情報を計測し、前記レジストを露光する露光工程と、
前記露光された前記レジストを現像する現像工程と、
前記現像工程の終了後、前記基板に形成されたレジストパターンを検査する検査工程と、を含み、
前記検査工程は、前記露光工程により計測された前記フォーカス・チルト情報に基づいて露光ショットの良否を判定し、該判定の結果に基づいて前記検査を行うことを特徴とする半導体装置の製造方法。 - 請求項5に記載の製造方法において、
前記塗布工程、前記露光工程および前記現像工程が、1枚の前記基板に対して連続して行われることを特徴とする半導体装置の製造方法。 - 請求項5又は6に記載の製造方法において、
前記検査工程が、測長検査、外観検査、膜厚検査、反射率検査の少なくとも1つを行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002067211A JP3863039B2 (ja) | 2002-03-12 | 2002-03-12 | 半導体製造装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
JP2002067211A JP3863039B2 (ja) | 2002-03-12 | 2002-03-12 | 半導体製造装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003272990A JP2003272990A (ja) | 2003-09-26 |
JP3863039B2 true JP3863039B2 (ja) | 2006-12-27 |
Family
ID=29198675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002067211A Expired - Lifetime JP3863039B2 (ja) | 2002-03-12 | 2002-03-12 | 半導体製造装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3863039B2 (ja) |
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---|---|---|---|---|
JP4440688B2 (ja) * | 2004-03-31 | 2010-03-24 | Hoya株式会社 | レーザ描画装置、レーザ描画方法及びフォトマスクの製造方法 |
JP2008140814A (ja) * | 2006-11-30 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 露光装置及び露光方法 |
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---|---|
JP2003272990A (ja) | 2003-09-26 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040810 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060927 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 6 |