JPH0653219A - 半導体装置 - Google Patents

半導体装置

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JPH0653219A
JPH0653219A JP20166492A JP20166492A JPH0653219A JP H0653219 A JPH0653219 A JP H0653219A JP 20166492 A JP20166492 A JP 20166492A JP 20166492 A JP20166492 A JP 20166492A JP H0653219 A JPH0653219 A JP H0653219A
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electrode wiring
film
semiconductor device
corner
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Kayoko Ikegami
佳世子 池上
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Abstract

(57)【要約】 【目的】シリコン基板上に絶縁膜を介した最上層にある
電極配線を、ＳｉＯＮ等のカバー膜で覆ってモールド樹
脂で封入するという構造において、シリコン基板とモー
ルド樹脂の熱膨張係数の違いによって応力が発生し温度
サイクル時等にチップコーナー部に発生するカバークラ
ックを防止する。 【構成】電極配線１０３は１５μｍ以上の幅を持つた
め、複数のＡｌ膜に分割し一定間隔で配置し、さらに隣
接するＡｌ線同士を接続部Ａ１〜Ａ５でつなぐ。接続部
における合計幅は１５μｍ以下とする。さらにチップコ
ーナー部から２００μｍ以内には、電極配線は配置しな
い事とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に電極配線に関する。
【０００２】
【従来の技術】従来の半導体装置は、ウェーハ上に多数
の半導体チップをならべて形成し、ダイシングによっ
て、個々のチップに分離して形成されるためダイシング
方向、その他の制限により、チップは四角形である。上
記半導体チップ上の限られた領域の中で、トランジスタ
や容量等の素子と電極配線とを形成しなければならず、
半導体チップの領域を有効に利用しなければならない。
【０００３】最も集積度の高いＩＣメモリでは、半導体
チップ領域の８０％をメモリセルで占めており、メモリ
セルアレーの外周に、トランジスタや容量等の回路素子
が形成され、さらに外側に電極配線が配置されている。
【０００４】以上の様に配置する事によってチップ内領
域を有効に使用する事ができるが、電極配線は、図２に
示すように半導体チップの外形に沿った形で半導体チッ
プの外周に配置されている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置で
は、図２に示すようにシリコン基板１上の最上層の電極
配線３，４にＡｌ等の金属膜を使用し酸窒化シリコン
（ＳｉＯＮと略記する）膜等のカバー膜で覆いモールド
樹脂６で封入するという構造をしている。
【０００６】シリコン基板１，Ａｌ膜，ＳｉＯＮ膜，モ
ールド樹脂は、それぞれ表１に示すように、違った熱膨
張係数をもっている。
【０００７】
【表１】
【０００８】そこで、半導体装置を表２に示す温度サイ
クルに少なくとも１０回かけると下記のような不良が発
生する。
【０００９】
【表２】
【００１０】熱膨張係数の大きいモールド樹脂は、この
ような温度サイクルテストの際、膨張，収縮を大きく繰
り返すが、シリコン基板は熱膨張係数が小さいため、膨
張，収縮は小さい。このため、モールド樹脂は膨張，収
縮を繰り返しながら、ずれ動こうとし、カバー膜５のＣ
1 ，Ｃ2 の部分に応力を加える。
【００１１】この応力はチップセンターからの距離に比
例して大きくなり、図３に示すように半導体チップのコ
ーナー部においては、半径２００μｍ以内で急激に増大
する。又、この応力は、電極配線の幅に対しても比例し
て大きくなり、図４に示すように、電極配線の幅が太く
なればなるほど最大応力は、大きくなる。
【００１２】図２に示した従来の半導体装置では、電極
配線３は、半導体チップコーナー部の半径２００μｍ以
内に配置されており、さらに、幅が３０〜５０μｍであ
るためコーナー部に加えられる応力が集中し、電極配線
３がずれ動いたりクラックが発生するという様な問題点
があった。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
所定の間隔をおいて並行に配置された所定幅の複数の導
電膜と、隣接する前記導電膜同士をつなぐ接続部とを有
し、前記接続部における幅が所定値を越えない電極配線
を有するというものである。
【００１４】更に、接続部における幅を１５μｍ以下に
し、半導体チップのコーナーからの距離が２００μｍ以
内の領域を避けて導電膜を迂回して配置することによっ
て電極配線のずれや断線を防止できる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
【００１６】図１は本発明の一実施例を概略的に示す半
導体チップの平面図である。但し、便宜上，カバー膜，
モールド樹脂は図示しない。幅広の配線１０３は、４本
ないし６本のＡｌ膜に分割して並行配置する、それぞれ
のＡｌ膜の幅は６μｍ、間隔は２μｍとする。分割した
全てのＡｌ膜をすべて同電位にするため、半導体チップ
の辺に沿った直線部分で隣接する２本のＡｌ膜をある一
定間隔で接続させ隣接する接続部Ａ１〜Ａ５は、一定間
隔で、互い違いに配置する。この時、接続部でＡｌ膜の
合計幅は１４μｍとなる。電極配線の幅が変化する場所
においては分割する本数を変えて、Ａｌ膜の最大幅が、
１５μｍ以下になるように接続する。
【００１７】電極配線１０４は、幅１５μｍのＡｌ膜で
あり、半導体チップの最外周を外形に沿って配置されて
いる。
【００１８】半導体チップのコーナー部１０７におい
て、電極配線１０４はコーナー部から半径２００μｍ以
内の領域に配置されているが、半導体チップの最外周部
に配置される電極配線１０４は、幅が１５μｍ以内であ
ればクラック発生を防止することができることが確認さ
れている。
【００１９】さらに、応力は半導体チップコーナー部か
ら半径２００μｍ以内の領域に集中するため、電極配線
１０３はコーナー部から、半径２００μｍの領域を迂回
して配置することとし、半径２００μｍ以内の領域には
チェックパターンや品名等、半導体装置の特性には直
接、関係のないパターンを配置するのがよい。
【００２０】また、導電膜としてはＡｌ膜のほかＡｌ−
Ｓｉ膜などＡｌ系合金膜を使用することができる。
【００２１】
【発明の効果】以上説明した様に、本発明は、複数の導
電膜を一定間隔で並行配置し、隣接する２本の導電膜同
士を一定間隔で並行配置し、隣接する２本の導電膜同士
を一定間隔で接続し、接続部の幅が１５μｍを越えない
ようにして電極配線を構成したので、応力が導電膜に分
散されて加わることになり、配線ずれやクラックを防止
できる。さらに、半導体チップのコーナー部から半径２
００μｍ以内の領域を迂回して導電膜を配置すること
で、コーナー部から半径２００μｍ以内の領域に集中す
る応力を避ける事ができ、クラックの発生を一層確実に
防止する事ができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面図である。
【図２】従来例を示す平面図（図２（ａ））および拡大
断面図（図２（ｂ））である。
【図３】電極配線の位置と最大応力値との関係を示すグ
ラフである。
【図４】電極配線の幅と最大応力値との関係を示すグラ
フである。
【符号の説明】
１ シリコン基板 ２，１０２ 層間絶縁膜 ３，１０３ 電極配線 ４，１０４ 電極配線 ５ カバー膜 ６ モールド樹脂 Ａ１〜Ａ５ 接続部

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 所定の間隔をおいて並行に配置された所
    定幅の複数の導電膜と、隣接する前記導電膜同士をつな
    ぐ接続部とを有し、前記接続部における幅が所定値を越
    えない電極配線を有することを特徴とする半導体装置。
  2. 【請求項２】 接続部における幅が１５μｍを越えない
    請求項１記載の半導体装置。
  3. 【請求項３】 半導体チップのコーナーからの距離が２
    ００μｍ以内の領域を避けて導電膜が迂回して配置され
    ている請求項２記載の半導体装置。
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KR102275812B1 (ko) 2015-09-04 2021-07-14 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치

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