JPH0815198B2 - 大規模集積回路装置 - Google Patents

大規模集積回路装置

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JPH0815198B2
JPH0815198B2 JP61193512A JP19351286A JPH0815198B2 JP H0815198 B2 JPH0815198 B2 JP H0815198B2 JP 61193512 A JP61193512 A JP 61193512A JP 19351286 A JP19351286 A JP 19351286A JP H0815198 B2 JPH0815198 B2 JP H0815198B2
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JP
Japan
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package
pins
terminal group
chip
integrated circuit
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JP61193512A
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JPS6348852A (ja
Inventor
真 尾崎
和利 恩地
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Toshiba Corp
Toshiba Information Systems Japan Corp
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Toshiba Corp
Toshiba Information Systems Japan Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

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  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スーパーインテグレーション（SUPER INTE
GRATION）技術（以下SI技術と略す）により高密度に集
積された高密度集積回路（以下LSIと略す）を１つのパ
ッケージ内に２層構造に内蔵してワンパッケージシステ
ム（SYSTEM ON PACKAGE）を得るのに適用される大規模
集積回路（以下VLSIと略す）装置に関する。
（従来の技術） 最近、SI技術によりLSIやVLSIが開発され、ワンチッ
プシステム（SYSTEM ON CHIP）が可能となった。しかし
ながら、このように高密度集積化が進むにつれて、フラ
ットパッケージ（FLAT PACKAGE）（以下FPと略す）のピ
ン数が増加し、そのためFPを回路基板等に実装する場合
に種々の問題を生じている。現在のところ、FPのピン数
は144ピンまで実用化されているが、それ以上に増加す
ると問題が多くなり、その実用化は困難とされている。
またワンチップ上の高密度集積化も、チップサイズやシ
ュリンクによる特性の変化等により限界にきているとさ
れている。
（発明が解決しようとする問題点） 前記の如く、従来は、実装上の問題でFP等のピン数に
限度があり、またワンチップ上の高密度集積化にも、チ
ップサイズやシュリンクによる特性の変化等により限界
があるので、ワンチップシステムが可能となっても、ワ
ンパッケージシステムを得ることは困難であるという問
題点があった。
本発明は上記従来の問題点を解消し、FP等のピン数を
増加し、ワンパッケージシステムを得ることができるVL
SI装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、現在のFPを例えば多ピン対応型に改良し、
さらに、１つのFPにSI技術により高密度に集積されたLS
Iを２層構造に内蔵することにより、ワンパッケージシ
ステムを得ることができるという知見に基いてなされた
ものである。
本発明によるVLSI装置は、１つのパッケージ内に２層
構造に内蔵された第１および第２のLSIと、前記第１のL
SIの各リード線とそれぞれ接続し、前記パッケージの側
面からそれぞれ外部に導出された第１の端子群と、前記
第２のLSIの各リード線とそれぞれ接続し、前記パッケ
ージの下面からそれぞれ外部に導出された第２の端子群
とを具備してなることを特徴とする。
（作用） 本発明によれば、１つのパッケージ内に２つのLSIを
２層構造に内蔵し、各LSIの各リード線と接続される各
端子群の中の一方の端子群をパッケージの側面から外部
に導出し、他方の端子群をパッケージの下面から外部に
導出することにより、FPを多ピン対応型FPに改良し、こ
れによりワンパッケージシステムを得ることができ、ま
た実装プロセスを少なくし、さらに実装スペースを小さ
くすることができる。
（実施例） 第１図は本発明の一実施例の構成を示す側面図であ
り、FPのピン数が200ピンの場合の一例を示す。
第２図は第１図に示す実施例の下面図を示す。
第３図は第１図に示す実施例の部分断面を示す斜視図
を示す。
第１図〜第３図において、１は絶縁性を有する合成樹
脂製のパッケージ、2,3はパッケージ１内に２層構造に
内蔵された第１および第２のLSI、４は第１のLSIのリー
ド線、５は各リード線４とそれぞれ接続し、パッケージ
１の側面から外部に導出された第１の端子群（ピン
群）、６は第２のLSIのリード線、７は各リード線６と
それぞれ接続し、パッケージ１の下面から外部に導出さ
れた第２の端子群（ピン群）を示す。
第１図〜第３図に示された本発明の一実施例は、200
ピンのFPの例であり、そのピン配置は、第１図および第
２図に示すように、例えば従来のFPのピン配置と同様
に、FPの側面から外部に導出された100ピンからなる第
１の端子群５と、これとは別に、新たにFPの下面から外
部に導出された100ピンからなる第２の端子群７との合
計200ピンからなっている。
また第３図に示すように、FP内には、第１および第２
のLSI2および３が２層に内蔵され、１層（上段）目の第
１のLSI2には、従来のFPのリード線と同様にリード線４
を接続し、これらにそれぞれ第１の端子群５が接続され
ている。また２層（下段）目の第２のLSI3には、新たに
リード線６を設け、これらにそれぞれ第２の端子群７が
接続されている。この場合、FPの下面から垂直に導出さ
れた第２の端子群７は、第２図および第３図に示すよう
に、２列づつに配設し、かつ奇数番のピンを内側に、偶
数番のピンを外側になるように配設されている。なお第
２の端子群７はそれぞれ硬質の端子で構成されている。
上記のように、本発明によれば、FPを容易に多ピン対
応型FPに改良することができる。
上記の本発明の一実施例では、本発明を200ピンのFP
に適用する場合について説明したが、200ピン以外のピ
ン数のFPにも同様に適用できるとともに、例えばDIP型
のIC（集積回路）にも適用することができる。
［発明の効果］ 本発明によれば、次の如き優れた効果が奏せられる。
（１）従来のFPと同等の面積で、集積率や端子数を２倍
以上にすることができる。
（２）ワンパッケージシステムが可能となる。
（３）プリント基板等に自動実装することができる。
（４）基板上の実装スペースを大幅に減少させることが
できる。
（５）基板に対する実装プロセスを短縮することができ
る。
【図面の簡単な説明】
第１図〜第３図は、それぞれ本発明の一実施例の構成を
示す図で、第１図は側面図、第２図は底面図、第３図は
部分断面斜視図である。 １……パッケージ、3,3……LSI、4,6……リード線、5,7
……端子群。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (56)参考文献 特開 昭61−123164（ＪＰ，Ａ) 特開 昭61−117858（ＪＰ，Ａ) 実開 昭57−195844（ＪＰ，Ｕ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】１つの短形型パッケージ内に内蔵され、各
    々のチップ表面が前記パッケージ上面に向いて配置さ
    れ、且つ互いに重複する位置に２層構造で配置された第
    １および第２の半導体チップと、 前記第１および第２の半導体チップの中で上側に配置さ
    れている半導体チップとそれぞれ接続され、前記パッケ
    ージの４側面の各々からそれぞれ外部に導出される第１
    の端子群と、 前記第１および第２の半導体チップの中で下側に配置さ
    れている半導体チップとそれぞれ接続され、前記パッケ
    ージの下面からそれぞれ外部に導出された第２の端子群
    とを具備し、 前記第２の端子群は、 前記パッケージ下面の外縁に沿った４辺の各々毎に２列
    づつ配置され、且つ偶数番のピンが外側または内側の列
    の一方の列に、奇数番のピンが他方の列に配置されてい
    ることを特徴とする大規模集積回路装置。
JP61193512A 1986-08-19 1986-08-19 大規模集積回路装置 Expired - Lifetime JPH0815198B2 (ja)

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JPS6348852A JPS6348852A (ja) 1988-03-01
JPH0815198B2 true JPH0815198B2 (ja) 1996-02-14

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ID=16309292

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