JPS63211660A - 集積回路用高端子数パッケージ - Google Patents

集積回路用高端子数パッケージ

Info

Publication number
JPS63211660A
JPS63211660A JP63008200A JP820088A JPS63211660A JP S63211660 A JPS63211660 A JP S63211660A JP 63008200 A JP63008200 A JP 63008200A JP 820088 A JP820088 A JP 820088A JP S63211660 A JPS63211660 A JP S63211660A
Authority
JP
Japan
Prior art keywords
package
terminals
hole
support
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63008200A
Other languages
English (en)
Inventor
ジョン　エス．プロコップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS63211660A publication Critical patent/JPS63211660A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09181—Notches in edge pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10666—Plated through-hole for surface mounting on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Electronic Switches (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子装置のパッケージングの分野に関し、更に
詳しくは、ｔ１端子数の集積回路装置のパッケージに関
する。
［従来の技術］ 集積回路においては、多数のｆ＃動半導体素子がシリコ
ンチップ上に形成され、適切な位置でり一ド線により相
互接続され、完全な回路が形成される。集積回路技術が
年ごとに進むにつれ、歩留まり率は、論理回路の大規模
配列が単一の半導体スライス上に製造可能となる程度ま
で向上されてきた。望み通りに個別の回路を相互接続し
、スライスの端にポンディングパッドを提供する為、第
２、第３のレベルの相互接続が使用される。しかしなが
ら、このような回路配列は、通常、非常に多数の外部的
な接続を必要とする。ゲートアレイ、マイクロプロセッ
サ−及び超高速集積回路（ＶＨ８ＩＣ）装置には、現在
、１００以上の端子数を必要とする。
過去において、集積回路チップは、様々な方法でパッケ
ージされてきた。最も一般的なパッケージは、フラット
パック型、デュアルインライン型、気密チップキャリア
型及びグリッドアレイ型のパッケージである。フラット
パックパッケージは、工業的には標準的なパッケージで
はなく、一般には、特定の装置の要求にあわせて、生産
される。
リードは、通常パッケージの相対する三方の側からのび
ていて、一般に０．１００インチ（２，５４ｍ）から０
．０５０インチ（１，２７ｍｍ　）の中心間間隔で形成
される。故に、このようなフラットパックパッケージは
端子数が増加すると、領域利用の非能率が増加し、取り
扱いの障害と４Ｃる。ある種のフラットパックパッケー
ジは、四方全部からのびるリードを有して設計されてい
る。しかし、改良はされていても、この設計では、まだ
非常に非能率的で高価で且つ取り扱いの困難なパッケー
ジしか生産できない。デュアルインラインパッケージは
集積回路チップをパッケージする標準的なものと考えら
れている。端子は、パッケージの相対する三方に配置さ
れ、パッケージの水体からプリント配線板（ＰＷＢ）又
はこの他の適当な基板上の穴を通って下方向へとのびる
格好で構成される。このような穴は一般にめっきを施さ
れ、リードは穴にハンダづけされ、残りの回路に対する
相互接続点となる。しかしながら、６／１以上の端子数
を持つデュアルインラインパッケージは、いくつかの理
由によって実際的とは考えられていない。このような理
由で最も重要なものとしては、高価であること、パッケ
ージのもろさ及び取り扱い上の問題及びパッケージの領
域利用の効率の問題などである。故に６４以上の端子数
を持つ場合デュアルインラインパッケージは標準的とは
言えない。
デツプキャリアでは、通常パッケージの周囲（四方全部
）に０．０４０インチ（１，０１６履）又は０．０５０
インチ（１，２７履）の中心間間隔で配置される端子を
有する正方形のものである。
チップキャリアパッケージは、表面載置型の装置である
ので、チップキャリアが載置される基板を通ってのびる
ビンは一木もない。よって、チップパッケージの下の下
部の基板層のいずれかの位置に導体の線を配線すること
ができる。これによって比較的少い層の中で高集積のボ
ードを配線することが可能となる。しかしながら、この
高端子数チップキャリアの主要な欠点は一つは、パッケ
ージ領域に対する端子数という意味で非効率的である点
である。８４以上の端子数を持つチップキャリアのパッ
ケージ領域は、チップサイズよりむしろ端子数及びビン
アウトの空間によって左右され、パッケージングの能力
が下がってしまう。
グリッドアレイ（又はスペースアレイ）パッケージは、
チツブギ曳７リアと同様に正方形であるが、通常は、ビ
ンのＨ＋７である端子はパッケージの底面のみから突き
だしていて、プリント配、１２板又は、この他の適当な
基板中のメッキされた穴にさしこまれるように設計され
ている。現在このようなグリッドアレイパッケージは標
準化されておらず、リード型又はリードレス型の両方を
入手できる。
リード又は端子は一般に０．１００インチ（２，！５４
ｍ）のグリッド中心間間隔で設けられる。しかしながら
リード型リードレス型のいずれの型にしても、パッケー
ジの本体の下になるハンダづけを日で見て調べることは
できない。言い換えれば、プリント配線板の一番上の面
に設けられるハンダづけ部は、パッケージ本体によって
かくれでしまうということである。軍事上の応用例に関
しては、この事は非常に重大であるので、ＸＩ！ｌのよ
うな高価で信頼性の見込みの少い検査技術を利用ゼざる
を得ない。グリッドアレイパッケージには、もう１つも
つと重大な問題が存在する。即ち、一定の空間をあけて
配置される端子のグリッドがプリント配線板を完全に通
って伸びていることによって１リント配線板のこの領域
は主としてパッケージの相互接続１ｆｆｌ線の為だけに
利用が限られてしまう。与えられるプリント配線板に取
りつ番ノることのできる装置の数が限られてしまうこと
によってこの非能率性がゲートアレイ及びＶＬＳＩデバ
イスの潜在する有効性の限界に彰費を与えることになる
。更にピンが完全に配線板を通って伸びているのでこの
事が相互配Ｊｌｓ電線の配線に使用できる領域を実際上
、使えなくしている。これによってプリント配線板内の
層の数は増加することになり結局プリント配線板のコス
トが上がってしまう。
リードレスグリッドアレイパッケージのある改変例はパ
ッケージ本体の中を通る穴を金属化したものを用いてい
る。これは、ビンが、配線板上に載置され、さしこまれ
るのに適当な設計になっている。この方法によってもま
だプリント配線板の配線の有効性の問題を有していて、
ハンダづけ部がかくれているという問題もまだ残ってい
る。
し発明の目的と要約］ 本発明の目的は、取りつけるハンダづけが容易に検査で
きるような方法でプリント配線板又はその他の基板と結
合する集積回路用高端子数パッケージを提供することで
ある。
上記目的を達成するため本発明の一側面に依れば集積回
路用高端了数パッケージはり中央部と、上部と、下部と
、を持つパッケージと、（へ）前記パッケージの前記下
部から前記上部へ延びた複数の穴と、前記パッケージが
ハンダによって回路板に電気的に接続されたときハンダ
が前記穴に入るよう前記穴を部分的にだけ満たしている
導電体と、を備える。
更に、本発明の他の側面に依れば集積回路用高端子数パ
ッケージはω中央部と、上部と、下部と、外側端部と、
前記外側端部から内側に延びる内側部と、を持つパッケ
ージと、０前記外側端部に前記パッケージの前記下部か
ら′ｒｔＪ記上部に延びて形成され、前記上部および下
部の一部分に重なって形成された導電体と、ぐ）前記パ
ッケージ中であって、かつ、該パッケージの前記下部か
ら上部へ延びる複数の穴と、該穴を通って前記上部から
下部へ延び、前記上部と下部の一部に重なり、かつ、前
記穴を部分的にだけ満たす、４電体であって、該導電体
の各々はその中に穴を持ち、前記パッケージが回路板に
ハンダによって電気的に接続されるときハンダが前記導
電体中の前記穴に入るようになった前記導電体と、を備
える。
［実施例］ 以下、図を参照しながら実施例を用いて、本発明の詳細
な説明する。
まず第１図及び第２図を参照すると、本発明に従って構
成される表面載置型＾端子数ＩＣデバイスパッケージ１
０が示されている。パッケージ１０は、セラミック、エ
ポキシ注入ファイバーグラス構造、フェノールのプリン
ト回路板材料又はもし必要であれば例えば絶縁コーティ
ングを付した金属シートとかいった適当ないずれかの絶
縁材料から作られる支持部１２を有している。パッケー
ジ１０は、以下に示すような方法でプリント配線板（１
）ＷＢ）１４又はその他の適当な基板と接続される。プ
リント配線板１４は、エポキシ注入ファイバーグラス構
造、フェノールのプリント回路板その他、又Ｃよ、絶縁
コーティングを付した金属シートといったような一般に
プリント回路に使用されるいずれかの物質から実質上作
成される。くぼみ１６は、支持部１２の中に形成され、
ここに集積回路（’　Ｉ　Ｃ）デバイス１８（しばしば
ＩＣチップ又はグイと呼ばれる）がすえつけられる。半
導体チップは、例えばマイクロプロセッサ−、ゲートア
レイ、マイクロコンピュータ笠といったあらゆる型の回
路を形成できる。この観点から図面は必ずしも正しい縮
尺を示すものではなく、単に最終的なパッケージを示す
にすぎない事を覚えておかなくてはならない。ＩＣデバ
イス１８の外部回路の為に作るそれぞれの接続電極の為
、ポンディングパッド２０がデツプの表面に形成される
。
ＩＣチップ１８がくぼみ１６の中に位置合わせされた後
でポンディングパッド２ｏからワイヤボンディング端子
２２にのびるワイヤ２４をボンディングすることによっ
て、ポンディングパッド２０は、ＩＣチップを入れるく
ぼみ１６のまわりを囲うワイヤボンディング端子２２０
列に法統される。
このボンディング工程は、従来の超音波ボンディング又
は熱圧着ボンディング技術を用いて行われる。
端子または周辺端子の第１の組２６は支持部１２の四方
側部に形成される。周辺端子２６は、支持部１２の一番
上の表面３０に拡張パッド２８及び支持部１２の底部表
面３４に拡張パッド３２を有している。好ましい実施例
において、周辺端子２６は中心１５１聞隔０．０５０イ
ンチ（１，２７ａｓ＋）で支持部１２の十に形成される
。支持部１２の端に設けられた金属化させた切り込み３
６は支持部の上部表面３０及び底部表面３４に配置され
た拡張パッド２８および３２を相互接続している。
端子或いは金属化した穴の端子３８第２の組は、周辺端
子２６と接近して形成され、支持部１２を通る金属化（
）た穴４０を有しでいる。拡張パッド４２は、支持部１
２の底部表面３４の金属化した穴４０に接続され、第２
の拡張パッド４４は、支；Ｉ− ４は、環状の（丸い）金属化したパッドである。−第１
図で示す実施例では、金属化した穴の端子３８は、周辺
端子２６の内側に記聞され互い違い又は交Ｈに位置する
。端子３８も、支持部１２の端と％Ｐ行な列に配置され
る。
複数の線状導電体４６（第１図で示し第２図では図示Ｕ
ず）は、ワイヤボンディング端子２２と周辺端子２６を
相互接続している。同様な方法で、線状Ｓ電体４８は、
ワイヤボンディング端子２２と金属化した穴の端子３８
（第１図及び第２図で点線で承り。）を相互接続する。
第２図でより明確にわかるように、支持部１２は、多層
構造であってその中を通って種々の導電体が配線される
ようになっている。
第２図は、中間ビンや端子を使わずにパッケージ１０が
どのようにして直接表面に載置されているかを示してい
る。第２図から、周辺端子２６の拡張パッド３２が基板
１４上の端子５０の上に位置するようにパッケージ１０
をいかに基板１４上に表面載置するかを示している。即
ち以下のような方法である。金属化した穴の端子３８の
裏側表面３４の環状のリング４２は基板１４上の拡張端
子５２の上に位置するように形成される。第３図は、基
板１４と位置あわせの行なわれたパッケージ１０（この
外形は点線で示されている。）の平面図を示す。複数の
拡張パッド５０は、周辺端子２６（第２図で示す）と位
置あわせされ、複数の拡張パッド５２は金属化した穴の
端子３８（これも第２図で示す）と位置あわせされてい
る。
第３図は基板上１４上の電子回路がパッケージ１０と相
接する為に使用される「フットプリント」（又は、電気
的な相互接線のパターン）を示１゜第３図で示す（第２
図では図示していない）内部メッキされた穴５４は種々
の端子５０及び５２を多層構造の導電体を中に持つプリ
ント配線板に配置された様々な線状の導電体に相Ｕ接続
する為にＭ之　【ノ　る　。
第２図を再び参照すると、従来のハンダづけ技術を用い
て表面載置型高端子数ＩＣデバイス用バ法又はスクリー
ン印刷法でプリントされる。パッケージ１０が適当な位
置に納まると、ハンダが融点に達し、ハンダがとけて流
れ、第２図のパッケージの左側の電極の間に示すように
電気的接続を形成するように温皮を上昇させる。パッケ
ージ１０が表面載置である事による特徴の顕著な利点は
、ハンダが周辺端子２６の金属化した切り込み３６をの
ぼってゆき、またパッケージ１０の本体内の素化した穴
の端子３８に接続する）を形成するので、ハンダで覆わ
れる部分が広いこと及びハンダによる接続が強固である
ことである。更に、ハンダづけの検査が容易になる効果
も得られる。即ち、パッケージ１０とＰＷＢ　１４の間
の接続が良好であるかを判断しなくてはならない検査音
は、パッケージ周辺とパッケージ１０の本体の穴の中ハ
ンダがぴったり結合して非常になめらかな帯部５６を形
成しているかを見分ければよい。パッケージ１０の本体
内の端子３８に関する検査は、適当な照明及び拡大鏡を
用いて穴の中を上から見ることによって実行可能である
。拡大鏡は、現在のハイブリット及び集積回路のような
高集積装置の検査には、決まって使用されるので拡大鏡
を使って金属化した穴の端子３８を検査することは重大
な障害とはならない。
第４図は、集積回路チップ１８（第２図）を大気からシ
ールして隔離するキャップ又はｔをつけた本発明に従っ
て構成されるパッケージを遠近法で示した図である。パ
ッケージ１０は、単一層チップキャリアを作る為に使用
されているガラス材を硬化させることによるホットキャ
ップシーリング技術を使うように設計されている。この
技術は、非常にｉ速にシールを作りだし、ＩＣデバイス
の生産隋を上げる為に右利であり、且つ高熱状態にＩＣ
を置り時開を最小にし、これによってチップの信頼性を
保つことができる。
第５図は、集積回路デツプ１８（第１図で示す）をＪ５
おうように玲６ｏを定位置に配置したパッケージ１０の
部分的な平面図を示す。本実施例において、金属化した
穴の端子３８の第１の列は、その１゛ぐ内側に配置され
る金属化した穴の端子６２の第２の列ととｂに支持部１
２の端と平行に配置されて示されている。複数の端子３
８及び６２は、本発明では正方形に配列されたグリッド
を形成する。しかし、他の幾何学的形状（長方形、ダイ
せ形等のような）であってもさしつかえない。金属化し
た穴の端子６２の第２の列を設けることで、パッケージ
１０に設けることのできる端子の数は、急激に増加する
。第５図の実施例では第２図に示すように導電体が支持
部の表面［にないためハーメデックシールが容易にでき
るという利点がある。
第６図は、益がつけられ、本発明に従って構成されたパ
ッケージ１０及び周辺端子２６と金属化した穴の端子３
８を示す。しかしながら、本実施例では、端子２６及び
３８の下の拡張バッド３２及び４２（図示せず）は、高
さを高くしたり、持ちあげたつづることができる。拡張
バッド２８及び４４もまた高さを上げることができる。
底部のバッド３２及び４２の高さを高くすることによっ
て（０，０１５インチ（０，３８１履）の高さまで例え
ば上げる）パッケージ１０は、基板１４から更に離れる
ことになり、（第２図で示す）空間６４を生ずるのでハ
ンダづけやその他の工程の後でのＰＷＢｌ　４のクリー
ニングが容易になる。更に、金属化した穴３８は貫通し
ているためハンダづけの際穴中に気圧の高い部分が発生
することが防止される。
パッケージ１０がＰＷＢｌ　４を通してとりつけられる
ビンを持たない表面４１置型の装置となるように構成さ
れることによって、実際上パッケージ１０の下のＰＷＢ
の領域が全部利用可能な状態となる。これによって、Ｐ
ＷＢｌ７の最大の相互接続集積瓜まで達することが可能
となり更に（パッケージ１ｏと同様の）パッケージをも
つと多くＰＷＢｌ　４上に取りつけ可能となる。このこ
とは、他のパッケージで可能な数よりもつと多数のデバ
イスを同一基板上にパッケージングできるという意味Ｆ
ＶＬＳＩ　　ＶＨ８ＩＣ及びゲートアレイデバイスへの
応用に対し特に■要な意味を持つ。故に、可能な限り最
小のパッケージング体積内に最大のＩｌａ　（Ｆ、性を
与えることができ、ＶＬＳＩＶ　１１　Ｓ　ｒ　ｃ及び
ゲートアレイ技術の性能をフルに利用ηることができる
。
前に述べたように、本実施例では、０．０５０インチ（
１，２７履）の中心間間隔で全ての端子が配列されてい
て、これは現在製造中のソケットの′Ｉ！ｌＪ造可峰な
範囲内に合致している。故にパッケージ１ｏはテスト工
程、バーンイン工程及びシステム利用の為のソケットを
容易に開発可能である。
−ジの周辺を囲って端子を配置することで従来のグリッ
ドアレイパッケージでは使用されないパッケージ部分を
利用することができ、従来のグリッドアレイパッケージ
と比較し小さなパッケージ領域で端子数の増えたパッケ
ージを開発することができる。計算ではバツケー・ジ本
体内のパッケージの端から０．０７５インチ（１，９０
５ｓｍ）の位置に中心間間隔０．０５０インチ（１，２
７ｍ＋）で端子の列を設けることによって０．０５０イ
ンチ（１，２７誠）の中心間間隔で６８の端子を持つチ
ップキャリアパッケージで現在使用されていると同じ大
きさの領域内に１２４の端子を設番ノることができるよ
うになる。パッケージ内にパッケージの各々の端と平行
に０．０５０インチ（１，２７ａｍ）だけ内側に端子の
列をもう１列配列することによって同じ範囲に１７２ま
での端子を設けることができる。故に、このようなパッ
ケージｔよ両方とも、従来のどのパッケージよりかなり
有効率が高くなっておりＶＬＳ　Ｉ又はゲートアレイデ
バイスの応用の為には非常に適している。
このことについては、以下で示すテーブル１でもつと明
らかに示す。
テーブル１ （注） （１）　　単位は１平方インチ（６４５，１６＃ｌ１２
）＋２１１（〕チップの実際のサイズによって１７２の
端子を含ませることが可能であることを意味する。
（３）　　このサイズ及び広さのパッケージに対し、さ
らに金属化した穴の端子を加えることによって端子数は
もつと増加できる。
故にここに示すパッケージ１０の設計によって非常に小
ざな領域に多数の端子を設けることを実現し、プリント
配線板１４の配線の集積麿に＆ｌＪ限を与えないように
し、全てのハンダづけが目で検査できるようにし、テス
ト工程やバーンイン工程及び回路の相〃接続の為のソケ
ツｊ・の利用も容易で口つ比較的容易にパッケージの下
の領域をクリーニングすることができる。故に当初の目
的を全゛Ｃ達成でき、ＶＬＳＩ　　ＶＨ８ＩＣゲート７
Ｌ／イ等の将来性の高いデバイスに特に適合する極めて
有効な特徴を持つパッケージを提供することができる。
本発明はここでは特定な装置に関し本発明を図示し、説
明してきたが変形及び改変も、添付特許請求の範囲によ
って規定される本発明の主旨から離れるものではないと
いうことは明らかであることはＬ１１！解されよう。
［発明の効果Ｊ 本発明に依れば集積回路用パッケージに該パッケージと
回路基板とをハンダによって接続するための穴を設けそ
の穴を導電体で部分的にだけ満たしている。この構成に
よりはんだづけの検査が容易であること、ハンダづけが
強固であること、及びハンダがＳ電体のより広い範囲を
覆うこと、等の効果が得られる。
以上の説明にＩＩ！連してさらに以下の項を図示する。
（１）　　上部及び底部表面を有する支持部と；上記支
持部の少くとも一方の端に形成され上記支持部の底部表
面に拡張パッドを有する第１の組の端子とニ ー上記第１の組の端子に接近して設けられる第２の組の
端子であって、上記支持部を通る金属化した穴を上記第
２の組の各々の端子が有し、上記支持部の底部表面の拡
張パッドを上記金属化した穴が有している上記第２の組
の端子と：を有する高端子数ＩＣデバイス用パッケージ
。
（２）　　上記第１の組及び第２の組の各々の端子が上
ン支持部の上部表面の拡張パッドを有する第１項記載の
高端子数ＩＣデバイス用パッケージ。
（３）　　上記第２の組の端子に対づる上記拡張パッド
が１３状の金属化したパッドを有する第２項記載　−の
高端子数ＩＣデバイス用パッケージ。
（４）　　上記支持部の底部表面の上記拡張パッドのう
ら選択されたものが高く形成されている第１項記載のｉ
！′ｉ端子数１０デバイス用パッケージ。
（５）　　上記第２の組の端子が上記第１の組の端子の
内側に配置される第１項記載の高端子数ＩＣデバイス用
パッケージ。
（６）」−２第２の組の端子のト記選択されたものが」
−２第１の組の端子と交互の位置に置かれる第１１ｒ１
記載の高端子数ＩＣデバイス用パッケージ。
（７）　　上記高端子数ＩＣデバイス用パッケージが、
上記第２の紺の端子と接近して設けられた第３の組の端
子を有し、その各々の端子が上記支持部を通る金属化し
た穴を有し、上記金属化した穴が上記支持部の底部表面
に拡張バッドを有している第１項記載の高端子数ＩＣデ
バイス用バツウ゛−ジ。
（８）　　上記第２及び第３の組の端子がグリッド状パ
ターンを形成する第７項記載の高端子数ＩＣデバイス用
パッケージ。
（９）　　上記グリッド状パターンが正方形である第８
項記載の高端子数ＩＣデバイス用パッケージ。
（１０）　　上記第２及び第３の組の端子がｏ、ｉｏ。
インチ（２，５４ｉｍ）以下の中心間間隔を持つ第９項
記載の高端子数ＩＣデバイス用パッケージ。
（１１）　　ｉ記支持部の材料が絶縁体である第１項記
載の高端子数ＩＣデバイス用パッケージ。
（１２）上記絶縁体がセラミックである第１１項記載の
高端子数ＩＣデバイス用パッケージ。
（１３）上記第１の組の端子が支持部の端に位置し、支
持部の底部表面の拡張パッドと接続づる金属化した切り
こみを有している第１項の高端子数ＩＣデバイス用パッ
ケージ。
（１４）上部及び底部表面を有する支持部と、集積回路
チップに接続する為に上記支持部上に所定のパターンを
有する複数のワイヤボンディング端子と、 ト記支持部の端に形成される周辺端子と、上記支持部内
の金属化した穴の端子と、 上記ワイヤボンディング端子と上記周辺及び金属化した
穴の端子を相互に接続する上記支持体によつＣ支えられ
る線状の１電体とを有する基板に取りつ番ノる為の表血
載置型高端子数ＩＣデバイス用パッケージであって、こ
れによって周辺及び金属化した穴の端子によってＩＣデ
バイスパッケージがハンダづけで上記基板に取りつけら
れる時、周辺端子の上のハンダの帯及び各々の金属化し
た穴の端子内をのぼってくるハンダがハンダによる接続
が良好であることを示す上記表面載置壁高端子数ＩＣデ
バイス用パッケージ。
（１５）上記周辺端子及び金属化した穴の端子の両方が
上記支持部の底部表面に拡張パッドを有する第１／１項
記載の表面載置壁高端子数ＩＣデバイス用パッケージ。
（１６）上記周辺端子及び金属化した穴の端子の両方が
上記支持部の上部表面に拡張パッドを有する第１５項記
載の表面載置壁高端子数ＩＣデバイス用パッケージ。
（１７）金属化した穴の端子の為の拡張パッドは環状に
金属化されたパッドである第１６項記載の表面載置壁高
端子数ＩＣデバイス用パッケージ。
（１８）上記線状の導電体が支持部内の異るレベルに位
置し、ＩＣ端子と周辺及び金属化した穴の端子を相互接
続する第１４項記載の表面叔置型高端子数ＩＣデバイス
用パッケージ。
（１９）上記基板の底部表面の上記拡張パッドの選択さ
れたものが高く上っている第１５項記載の表面載置型高
端子数ｔＣデバイス用パッケージ。
（２０）上記金属化した穴の端子が上記周辺端子の内側
に位置する第１４項記載の表面ａｍ型高端子数ＩＣデバ
イス用パッケージ。
（２１）上記金属化した穴の端子の選択されたものが上
記周辺端子の間に交互の位置で配置される第１４項記載
の表面載置壁高端子数ＩＣデバイス用パッケージ。
（２２）第１の組の金属化した穴の端子に接近して位置
する第２の組の金属化した穴の端子をさらに含むパッケ
ージであって、上記第２の組の金属化した穴が上記支持
部を通る金属化した穴を有し、上記支持部の底部表面に
拡張パッドを右する第１４項記載の表面載置壁高端子数
ＩＣデバイスパッケージ。
（２３）上記２１１の金属化した穴の端子がグリッド状
のパターンを有する第２２項記載の表面載置型高端子数
ＩＣデバイス用パッケージ。
（２４）上記グリッド状のパターンが正方形である第２
３項記載の表面載置壁高端子数１Ｇデバイス用パッケー
ジ。
（２５）上記第１及び第２の組の金属化した穴の端子が
０．１００インヂ（２，５４ＭＲ）以下の中心間間隔を
持つ第２４項記載の表面載置型高端子数ＥＣデバイス用
パッケージ。
（２６）上記支持部の材料が絶縁体である第１４項記載
の表面ａ置型ＩＳ端子数ＩＣデバイス用パッケージ。
（２７）上記絶縁体がセラミックである第２６項記載の
表面載置型１１′！端子数ＩＣデバイス用バツグ−ジ。
（２８）　　上記周辺端子が支持部の端に位置し、支持
部の底部にある拡張パッドと接続する金属化した切りこ
みを有している第１５項記載の表面載置型高端子数【Ｃ
デバイス用パッケージ。
（２９）　　上部及び底部表面を有する支持部と、上記
支持部の周辺に位置する第１の組の端子と、上記支持部
上に位置し、上記第１の組の端子の内側に位置する第２
の組の金属化した穴の端子とを右する高端子数ＩＣデバ
イス用パッケージ。
【図面の簡単な説明】
第１図は、本発明に従って構成される高端子数デツプギ
ヤリヤ装置の平面図である。 第２図は、プリント配線板（ＰＷＢ）又はその他の適当
な基板に取り付けられた本発明に従つＣ構成されるパッ
ケージの側面図である。 第３図は、本発明に従って構成されるパッケージの為の
「フットプリント」を有するプリント配線板又はその他
の基板の一部を示す図である。 第４図は、パッケージの上に蓋をのせたパッケージを示
す斜視図である。 第５図は、金属加工した穴のグリッド構造を示ず装置パ
ッケージの平面図である。 第６図は、端子を持ちあげたパッケージの一部を示す図
である。

Claims (2)

    【特許請求の範囲】
  1. （１）（イ）中央部と、上部と、下部と、を持つパツケ
    ージと、 （ロ）前記パツケージの前記下部から前記上部へ延びた
    複数の穴と、前記パッケージがハンダによつて回路板に
    電気的に接続されたときハンダが前記穴に入るよう前記
    穴を部分的にだけ満たしている導電体と、 を備えることを特徴とする集積回路用高端子数パツケー
    ジ。
  2. （２）（イ）中央部と、上部と、下部と、外側端部と、
    前記外側端部から内側に延びる内側部と、を持つパツケ
    ージと、 （ロ）前記外側端部に前記パツケージの前記下部から前
    記上部に延びて形成され、前記上部および下部の一部分
    に重なつて形成された導電体と、（ハ）前記パッケージ
    中であつて、かつ、該パツケージの前記下部から上部へ
    延びる複数の穴と、該穴を通つて前記上部から下部へ延
    び、前記上部と下部の一部に重なり、かつ、前記穴を部
    分的にだけ満たす導電体であつて、該導電体の各々はそ
    の中に穴を持ち、前記パツケージが回路板にハンダによ
    つて電気的に接続されるときハンダが前記導電体中の前
    記穴に入るようになつた前記導電体と、 を備えることを特徴とする集積回路用高端子数パツケー
    ジ。
JP63008200A 1981-09-14 1988-01-18 集積回路用高端子数パッケージ Pending JPS63211660A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US301698 1981-09-14
US06/301,698 US4437141A (en) 1981-09-14 1981-09-14 High terminal count integrated circuit device package

Publications (1)

Publication Number Publication Date
JPS63211660A true JPS63211660A (ja) 1988-09-02

Family

ID=23164481

Family Applications (2)

Application Number Title Priority Date Filing Date
JP57159406A Pending JPS5860562A (ja) 1981-09-14 1982-09-13 高端子数集積回路デバイス用パツケ−ジ
JP63008200A Pending JPS63211660A (ja) 1981-09-14 1988-01-18 集積回路用高端子数パッケージ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP57159406A Pending JPS5860562A (ja) 1981-09-14 1982-09-13 高端子数集積回路デバイス用パツケ−ジ

Country Status (4)

Country Link
US (1) US4437141A (ja)
EP (1) EP0074816B1 (ja)
JP (2) JPS5860562A (ja)
DE (1) DE3278059D1 (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
DE3516954A1 (de) * 1984-05-14 1985-11-14 Gigabit Logic, Inc., Newbury Park, Calif. Montierte integrierte schaltung
DE3430849A1 (de) * 1984-08-22 1986-03-06 Gerd 7742 St Georgen Kammerer Verfahren zur raeumlichen ausweitung der elektrischen verbindung zwischen den anschlusskontakten hochintegrierter elektronischer bauelemente und den kontaktstellen einer elektrischen anschlussvorrichtung auf einem bauelementetraeger
US4581680A (en) * 1984-12-31 1986-04-08 Gte Communication Systems Corporation Chip carrier mounting arrangement
US4618739A (en) * 1985-05-20 1986-10-21 General Electric Company Plastic chip carrier package
US4750092A (en) * 1985-11-20 1988-06-07 Kollmorgen Technologies Corporation Interconnection package suitable for electronic devices and methods for producing same
US4843188A (en) * 1986-03-25 1989-06-27 Western Digital Corporation Integrated circuit chip mounting and packaging assembly
FR2603739B1 (fr) * 1986-09-05 1988-12-09 Cimsa Sintra Boitier de composant electronique muni de broches de connexion comportant un micro-boitier amovible
JPS63169793A (ja) * 1987-01-07 1988-07-13 株式会社村田製作所 プリント基板へのチツプ部品の取付構造
US4860443A (en) * 1987-01-21 1989-08-29 Hughes Aircraft Company Method for connecting leadless chip package
JPH0787221B2 (ja) * 1987-02-27 1995-09-20 イビデン株式会社 半導体搭載用基板
US4858072A (en) * 1987-11-06 1989-08-15 Ford Aerospace & Communications Corporation Interconnection system for integrated circuit chips
US4918335A (en) * 1987-11-06 1990-04-17 Ford Aerospace Corporation Interconnection system for integrated circuit chips
US4987475A (en) * 1988-02-29 1991-01-22 Digital Equipment Corporation Alignment of leads for ceramic integrated circuit packages
US5091825A (en) * 1988-03-29 1992-02-25 Hughes Aircraft Company Orthogonal bonding method and equipment
US4882657A (en) * 1988-04-06 1989-11-21 Ici Array Technology, Inc. Pin grid array assembly
EP0341504A3 (en) * 1988-05-09 1991-01-16 General Electric Company Plastic chip carrier package and method of preparation
US4899256A (en) * 1988-06-01 1990-02-06 Chrysler Motors Corporation Power module
US4887148A (en) * 1988-07-15 1989-12-12 Advanced Micro Devices, Inc. Pin grid array package structure
EP0351581A1 (de) * 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
US4893216A (en) * 1988-08-09 1990-01-09 Northern Telecom Limited Circuit board and method of soldering
US5459634A (en) * 1989-05-15 1995-10-17 Rogers Corporation Area array interconnect device and method of manufacture thereof
US5014162A (en) * 1989-06-27 1991-05-07 At&T Bell Laboratories Solder assembly of components
DE3923533A1 (de) * 1989-07-15 1991-01-24 Diehl Gmbh & Co Anordnung eines integrierten schaltkreises auf einem schaltungstraeger
JP2799472B2 (ja) * 1990-05-31 1998-09-17 イビデン株式会社 電子部品搭載用基板
WO1991016740A1 (en) * 1990-04-16 1991-10-31 Mckenzie Socket Technology, Inc. Intermediary adapter-connector
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5132879A (en) * 1990-10-01 1992-07-21 Hewlett-Packard Company Secondary board for mounting of components having differing bonding requirements
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5177863A (en) * 1992-03-27 1993-01-12 Atmel Corporation Method of forming integrated leadouts for a chip carrier
US5266833A (en) * 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
US5589668A (en) * 1993-05-12 1996-12-31 Hitachi Cable, Ltd. Multi-metal layer wiring tab tape carrier and process for fabricating the same
JP3461204B2 (ja) 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
US5473510A (en) * 1994-03-25 1995-12-05 Convex Computer Corporation Land grid array package/circuit board assemblies and methods for constructing the same
TW276356B (ja) * 1994-06-24 1996-05-21 Ibm
JP3147666B2 (ja) * 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
CA2156795C (en) * 1994-08-31 1999-08-17 Yuzo Shimada An electronic device assembly and a manufacturing method of the same
US5621193A (en) * 1995-05-23 1997-04-15 Northrop Grumman Corporation Ceramic edge connect process
US5609889A (en) * 1995-05-26 1997-03-11 Hestia Technologies, Inc. Apparatus for encapsulating electronic packages
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
TW353223B (en) * 1995-10-10 1999-02-21 Acc Microelectronics Corp Semiconductor board providing high signal pin utilization
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JP3294490B2 (ja) * 1995-11-29 2002-06-24 株式会社日立製作所 Ｂｇａ型半導体装置
US5731709A (en) * 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
JP2000515315A (ja) * 1996-05-31 2000-11-14 ザ ウィタカー コーポレーション 印刷配線基板上のチップのためのリード取付
US5759737A (en) * 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US6040624A (en) * 1997-10-02 2000-03-21 Motorola, Inc. Semiconductor device package and method
KR100259359B1 (ko) * 1998-02-10 2000-06-15 김영환 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
US6689634B1 (en) * 1999-09-22 2004-02-10 Texas Instruments Incorporated Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
EP1369002A2 (en) * 2001-01-17 2003-12-10 Honeywell International Inc. Adaptor for plastic-leaded chip carrier (plcc) and other surface mount technology (smt) chip carriers
US6694609B2 (en) 2001-03-22 2004-02-24 Molex Incorporated Method of making stitched LGA connector
US6722896B2 (en) * 2001-03-22 2004-04-20 Molex Incorporated Stitched LGA connector
US9155544B2 (en) 2002-03-20 2015-10-13 P Tech, Llc Robotic systems and methods
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US7205652B2 (en) 2005-03-23 2007-04-17 Delphi Technologies, Inc Electronic assembly including multiple substrates
DE102007041770A1 (de) * 2007-09-04 2009-03-05 Continental Automotive Gmbh Leiterplattenstapel aus löttechnisch miteinander verbundenen Leiterplatten
US8053349B2 (en) * 2007-11-01 2011-11-08 Texas Instruments Incorporated BGA package with traces for plating pads under the chip
US7829977B2 (en) * 2007-11-15 2010-11-09 Advanced Semiconductor Engineering, Inc. Low temperature co-fired ceramics substrate and semiconductor package
JP2010093109A (ja) 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US11042211B2 (en) 2009-08-07 2021-06-22 Advanced Processor Architectures, Llc Serially connected computing nodes in a distributed computing system
US8554506B2 (en) * 2009-08-07 2013-10-08 Advanced Processor Srchitectures, LLC Distributed computing
US9645603B1 (en) 2013-09-12 2017-05-09 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US9429983B1 (en) 2013-09-12 2016-08-30 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US20110278054A1 (en) * 2010-05-14 2011-11-17 I-Tseng Lee Circuit board with notched conductor pads
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
FR3040532B1 (fr) 2015-08-31 2017-10-13 St Microelectronics Tours Sas Puce a montage en surface
GB2600918B (en) * 2020-10-30 2022-11-23 Npl Management Ltd Ion microtrap assembly and method of making of making such an assembly

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568658A (en) * 1978-11-17 1980-05-23 Matsushita Electric Ind Co Ltd Lead wireless integrated circuit package
JPS5636153B2 (ja) * 1972-11-16 1981-08-21

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL103250C (ja) 1954-08-02 1962-07-16
US2986675A (en) 1958-06-30 1961-05-30 Engineered Electronics Company Electronic structure
BE630750A (ja) 1962-04-09 1963-04-08
BE631489A (ja) 1962-04-27
FR2181892B2 (ja) * 1967-02-02 1979-07-27 Bunker Ramo
US3656058A (en) 1969-07-02 1972-04-11 Claude L Leathers Environmental test bed assembly for miniature electronic components
US3588615A (en) 1970-03-02 1971-06-28 Ibm Pluggable module connector system
US4147889A (en) * 1978-02-28 1979-04-03 Amp Incorporated Chip carrier
EP0016522B1 (en) * 1979-02-19 1982-12-22 Fujitsu Limited Semiconductor device and method for manufacturing the same
JPS55124248A (en) * 1979-03-20 1980-09-25 Nec Corp Leadless package
DE3030763A1 (de) * 1979-08-17 1981-03-26 Amdahl Corp., Sunnyvale, Calif. Packung fuer eine integrierte schaltung in plaettchenform
US4288841A (en) 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5636153B2 (ja) * 1972-11-16 1981-08-21
JPS5568658A (en) * 1978-11-17 1980-05-23 Matsushita Electric Ind Co Ltd Lead wireless integrated circuit package

Also Published As

Publication number Publication date
DE3278059D1 (en) 1988-03-03
EP0074816A3 (en) 1985-01-30
JPS5860562A (ja) 1983-04-11
EP0074816B1 (en) 1988-01-27
US4437141A (en) 1984-03-13
EP0074816A2 (en) 1983-03-23

Similar Documents

Publication Publication Date Title
JPS63211660A (ja) 集積回路用高端子数パッケージ
US4772936A (en) Pretestable double-sided tab design
US5942795A (en) Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US6331939B1 (en) Stackable ball grid array package
US6214641B1 (en) Method of fabricating a multi-chip module
US4616406A (en) Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
US6195268B1 (en) Stacking layers containing enclosed IC chips
US5789811A (en) Surface mount peripheral leaded and ball grid array package
EP0862217A2 (en) Semiconductor device and semiconductor multi-chip module
JPS61101067A (ja) メモリモジユ−ル
EP0073149A2 (en) Semiconductor chip mounting module
JPS6290953A (ja) 樹脂封止型半導体装置
WO1981002367A1 (en) Over/under dual in-line chip package
US3905038A (en) Semiconductor assembly and method
JPS6220707B2 (ja)
JPH02229461A (ja) 半導体装置
JPH0787236B2 (ja) 半導体実装装置
JPH038366A (ja) 半導体装置用パッケージ
JPH0121568Y2 (ja)
JPH02280359A (ja) 半導体装置
US20030002267A1 (en) I/O interface structure
JPH03120749A (ja) 半導体素子パッケージ
JPH0467664A (ja) 半導体装置
JPS63224346A (ja) 電子部品の実装構造
JPH02244753A (ja) 集積回路装置