JPH0467664A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0467664A JPH0467664A JP17962390A JP17962390A JPH0467664A JP H0467664 A JPH0467664 A JP H0467664A JP 17962390 A JP17962390 A JP 17962390A JP 17962390 A JP17962390 A JP 17962390A JP H0467664 A JPH0467664 A JP H0467664A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、半導体装置に係わり、特にICパッケージに
多くの端子を有する半導体装置に関する。
多くの端子を有する半導体装置に関する。
(従来の技術)
近年、半導体集積回路の集積化が進み、非常に多数のデ
バイスがICチップに形成されるようになってきた。
バイスがICチップに形成されるようになってきた。
一般にICパッケージは次に示される構造を有する。第
3図はその構成を示す概略図であり、第3図(a)はI
Cパッケージの一般的な構造を示す斜視図、第3図(b
)は第3図(a)の線分A−Aで切った断面を側面から
見た断面図である。この図に示すように、ICチップ3
1は板状のモールド部32によって封止されており、こ
のモールド部の側面からは櫛状に多数の端子33が出て
いる。この端子33は、モールド部32の内部でワイヤ
ー34によりICチップ31に対して接続される。
3図はその構成を示す概略図であり、第3図(a)はI
Cパッケージの一般的な構造を示す斜視図、第3図(b
)は第3図(a)の線分A−Aで切った断面を側面から
見た断面図である。この図に示すように、ICチップ3
1は板状のモールド部32によって封止されており、こ
のモールド部の側面からは櫛状に多数の端子33が出て
いる。この端子33は、モールド部32の内部でワイヤ
ー34によりICチップ31に対して接続される。
しかしながら、半導体集積回路の高集積化が進んでくる
と、端子が数多く設けられるようになり。
と、端子が数多く設けられるようになり。
従来のパッケージでは、端子間でショートを生じたりソ
ケット挿入時に問題が生ずる等の欠点があった。
ケット挿入時に問題が生ずる等の欠点があった。
(発明が解決しようとする課題)
以上述べたように従来の半導体装置は、多数の端子を設
置することが困難であった。
置することが困難であった。
本発明は上記事情に鑑みてなされたものであり。
多数の端子を設置することができる半導体装置を提供す
ることを目的とする。
ることを目的とする。
(課題を解決するための手段)
即ち本発明は半導体素子を収納するパッケージと、前記
半導体素子と電気的に接続されて前記パッケージ表面に
複数列設けられた電極パッドと。
半導体素子と電気的に接続されて前記パッケージ表面に
複数列設けられた電極パッドと。
各電極パッド列毎に外部基板と接続され、配線層が設け
られた複数の可撓性フィルムとを備えたことを特徴とす
る半導体装置を提供するものである。
られた複数の可撓性フィルムとを備えたことを特徴とす
る半導体装置を提供するものである。
(作用)
本発明によれば、電極パッドを多数備えた信頼性の良い
パッケージ構造が提供される。
パッケージ構造が提供される。
(実施例)
以下、本発明による半導体装置の実施例を図面を参照し
て説明する。
て説明する。
第1図は本発明による半導体装置の一実施例の構成の概
略を示す斜視図である。第2図はこの実施例装置を回路
基板に設置した場合、第1図の線分AAで切った断面図
である。
略を示す斜視図である。第2図はこの実施例装置を回路
基板に設置した場合、第1図の線分AAで切った断面図
である。
この図に示すように、ICチップ1は、中央部が段差を
有する凹部となっている絶縁性の収納容器(ICパッケ
ージ)2に、裏面がこの凹部上面に接するように載置さ
れる。さらに前記凹部は金属製の蓋3により密封される
。また、このICパッケージ2の周辺部には、中央部に
向かって高くなる階段状の段差部が形成されており、こ
の段差部の各段の上面には電極パッド4が1列状に並ん
で形成される。
有する凹部となっている絶縁性の収納容器(ICパッケ
ージ)2に、裏面がこの凹部上面に接するように載置さ
れる。さらに前記凹部は金属製の蓋3により密封される
。また、このICパッケージ2の周辺部には、中央部に
向かって高くなる階段状の段差部が形成されており、こ
の段差部の各段の上面には電極パッド4が1列状に並ん
で形成される。
ICパッケージ2はセラミックパッケージであり、表面
にタングステン等の導体パターン5が形成されたセラミ
ックの薄板を多層に重ねて構成されている。例えば導体
パターンの外端部が前記電極パッドを構成しており、内
端部は内部パッドを構成してICチップ1の入出力パッ
ドとボンディングワイヤー6で接続される。
にタングステン等の導体パターン5が形成されたセラミ
ックの薄板を多層に重ねて構成されている。例えば導体
パターンの外端部が前記電極パッドを構成しており、内
端部は内部パッドを構成してICチップ1の入出力パッ
ドとボンディングワイヤー6で接続される。
ICパッケージ2真面にはり−ド7(ピンでも良い)が
設けられ、図示しない導体パターン、スルーホールを介
してICパッケージ2の内部パッドと接続している。
設けられ、図示しない導体パターン、スルーホールを介
してICパッケージ2の内部パッドと接続している。
かかるICパッケージ2はそれが搭載される回路基板8
と下記の方法により接続されている。
と下記の方法により接続されている。
即ち、別途、ポリイミド等の可撓性フィルム(9,,9
2)にCu等の金属箔を加工して配線パターン(10□
、10□)を設けると共に、この可撓性フィルムにパッ
ケージの段差に応じた開口を開けた接続部材を2枚用意
し、ICパッケージ2真面のリード7を回路基板8に接
続した後、1枚目の接続部材(9□、10.)により下
段の電極パッド列と回路基板8を接続し、次いで2枚目
の接続部材(9□、101)により上段の電極パッド列
と回路基板8とを接続する。
2)にCu等の金属箔を加工して配線パターン(10□
、10□)を設けると共に、この可撓性フィルムにパッ
ケージの段差に応じた開口を開けた接続部材を2枚用意
し、ICパッケージ2真面のリード7を回路基板8に接
続した後、1枚目の接続部材(9□、10.)により下
段の電極パッド列と回路基板8を接続し、次いで2枚目
の接続部材(9□、101)により上段の電極パッド列
と回路基板8とを接続する。
かくして短絡等の問題なく多数の電極パッドを搭載させ
ることが可能となる。
ることが可能となる。
なお1本発明は上記実施例に限られることはない。例え
ば、ICパッケージの電極パッドと内部パッドは同層に
対応づけて設けたがスルーホールを用いて異なる層に設
けることも可能であり、電極パッドも内側に向かって高
くなる段の他、所望により、段を形成せず平坦な上面に
配列してもよく、或いは外側に向かって高くなる段を形
成して配置する様にしてもよい。
ば、ICパッケージの電極パッドと内部パッドは同層に
対応づけて設けたがスルーホールを用いて異なる層に設
けることも可能であり、電極パッドも内側に向かって高
くなる段の他、所望により、段を形成せず平坦な上面に
配列してもよく、或いは外側に向かって高くなる段を形
成して配置する様にしてもよい。
また、接続部材も可撓性フィルムを金属箔に対して上側
に設けたが1課これとは逆に下側に設ける事も可能であ
る。
に設けたが1課これとは逆に下側に設ける事も可能であ
る。
その他、本発明の主旨を逸脱しない範囲で種々変形して
実施できる。
実施できる。
〔発明の効果〕
本発明による半導体装置によれば、非常に多数の端子を
信頼性良く設置することが可能となる。
信頼性良く設置することが可能となる。
第1図は本発明による半導体装置の一実施例の構成を示
す概略図、第2図はその断面を示す図、第3図は従来の
ICパッケージの構成を示す概略図である0図において
、 1・・・ICチップ、 2・・・ICパッケージ、3・
・・金属製の蓋、 4・・・電極パッド、5・・・導体
パターン、6・・・ボンディングワイヤー7・・・リー
ド、 8・・・回路基板。 91.9□・・・可撓性フィルム、 101、10□・・・金属箔(配線パターン)、31・
・・ICチップ、 32・・・モールド部、33・・・
端子、34・・・ワイヤー 代理人 弁理士 則 近 憲 佑
す概略図、第2図はその断面を示す図、第3図は従来の
ICパッケージの構成を示す概略図である0図において
、 1・・・ICチップ、 2・・・ICパッケージ、3・
・・金属製の蓋、 4・・・電極パッド、5・・・導体
パターン、6・・・ボンディングワイヤー7・・・リー
ド、 8・・・回路基板。 91.9□・・・可撓性フィルム、 101、10□・・・金属箔(配線パターン)、31・
・・ICチップ、 32・・・モールド部、33・・・
端子、34・・・ワイヤー 代理人 弁理士 則 近 憲 佑
Claims (3)
- (1)半導体素子を収納するパッケージと、前記半導体
素子と電気的に接続されて前記パッケージ表面に複数列
設けられた電極パッドと、各電極パッド列毎に外部基板
と接続され、配線層が設けられた複数の可撓性フィルム
とを備えたことを特徴とする半導体装置。 - (2)前記電極パッドはパッケージの階段状の段差部に
設けられたことを特徴とする請求項(1)記載の半導体
装置。 - (3)前記パッケージは裏面にリードあるいはピンが設
けられてなることを特徴とする請求項(1)記載の半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17962390A JPH0467664A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17962390A JPH0467664A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0467664A true JPH0467664A (ja) | 1992-03-03 |
Family
ID=16069005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17962390A Pending JPH0467664A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0467664A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014143957A (ja) * | 2013-01-29 | 2014-08-14 | National Institute Of Advanced Industrial & Technology | 自己倍数化抑制に基づく酵母の育種方法 |
-
1990
- 1990-07-09 JP JP17962390A patent/JPH0467664A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014143957A (ja) * | 2013-01-29 | 2014-08-14 | National Institute Of Advanced Industrial & Technology | 自己倍数化抑制に基づく酵母の育種方法 |
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