JPS63258048A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63258048A JPS63258048A JP62093519A JP9351987A JPS63258048A JP S63258048 A JPS63258048 A JP S63258048A JP 62093519 A JP62093519 A JP 62093519A JP 9351987 A JP9351987 A JP 9351987A JP S63258048 A JPS63258048 A JP S63258048A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H01—ELECTRIC ELEMENTS
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- H01L2924/151—Die mounting substrate
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- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/181—Encapsulation
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パッケージによって封止する半導体チップを
備えた半導体装置に関する。
備えた半導体装置に関する。
近年、半導体装置の微細化ならびに多機能化に伴い、電
気信号の入出力端子（リード）数が増加している。
気信号の入出力端子（リード）数が増加している。
従来、この種の半導体装置は第６図に示すように構成さ
れている。これを同図に基づいて概略説明すると、同図
において、符号ｌで示すものは電極２を有し上方に開口
する箱状のピングリッドアレイ （以下、ＰＧＡと呼称
する）パッケージ、３はこのＰＧＡパッケージ１内に収
納され周縁に多数の電極パッド４を有する半導体チップ
、５はこの半導体チップ３の電極パッド４とＰＧＡパッ
ケージ１の電極２とを接続する例えばＡ１等のワイヤで
ある。また、６は入出力信号を外部に取り出す外部端子
としてのビン、７は前記ＰＧＡパッケージ１の開口部を
閉塞する蓋体である。なお、前記ＰＧＡパッケージ１は
セラミック製の多層基板によって構成されている。
れている。これを同図に基づいて概略説明すると、同図
において、符号ｌで示すものは電極２を有し上方に開口
する箱状のピングリッドアレイ （以下、ＰＧＡと呼称
する）パッケージ、３はこのＰＧＡパッケージ１内に収
納され周縁に多数の電極パッド４を有する半導体チップ
、５はこの半導体チップ３の電極パッド４とＰＧＡパッ
ケージ１の電極２とを接続する例えばＡ１等のワイヤで
ある。また、６は入出力信号を外部に取り出す外部端子
としてのビン、７は前記ＰＧＡパッケージ１の開口部を
閉塞する蓋体である。なお、前記ＰＧＡパッケージ１は
セラミック製の多層基板によって構成されている。
このように構成された半導体装置を第７図に示すプリン
ト基板８上に実装するには、ピン６をスルーホール８ａ
に挿通させた後、ランドパターン８ｂに半田付けするこ
とにより行われる。
ト基板８上に実装するには、ピン６をスルーホール８ａ
に挿通させた後、ランドパターン８ｂに半田付けするこ
とにより行われる。
ところで、この種の半導体装置においては、ピン６がス
ルーホール８ａに挿通する構造であるため、ピン６のピ
ッチＰをスルーホール８ａの最小ピッチ（，１，８■麿
）以下の寸法に設定することができ−ず、ＰＧＡパッケ
ージｌの小型化ならびにプリント基板８の配線高密度化
を図ることができないという問題があった。
ルーホール８ａに挿通する構造であるため、ピン６のピ
ッチＰをスルーホール８ａの最小ピッチ（，１，８■麿
）以下の寸法に設定することができ−ず、ＰＧＡパッケ
ージｌの小型化ならびにプリント基板８の配線高密度化
を図ることができないという問題があった。
本発明はこのような事情に鑑みなされたもので、パッケ
ージの小型化を図ることができると共に、回路基板の配
線密度を高めることができる半導体装置を提供するもの
である。
ージの小型化を図ることができると共に、回路基板の配
線密度を高めることができる半導体装置を提供するもの
である。
本発明に係る半導体装置は、多数のバンプを有する回路
基板と、この回路基板の表面上に接合された半導体チッ
プと、この半導体チップおよび回路基板に接続され配線
パターンを有するテープとを備え、このテープおよび半
導体チップをパッケージによって封止したものである。
基板と、この回路基板の表面上に接合された半導体チッ
プと、この半導体チップおよび回路基板に接続され配線
パターンを有するテープとを備え、このテープおよび半
導体チップをパッケージによって封止したものである。
本発明においては、多数の外部端子間の寸法を小さく設
定することができる。
定することができる。
第１図および第２図は本発明に係る半導体装置を示す断
面図と斜視図、第３図は第１図のＡ部分を拡大して示す
断面図である。同図において、符号１１で示すものは配
線パターンｌｌａ、ｆｌｂを有するチップ実装用の回路
基板で、複数のセラミック基板を積層してなり、その裏
面上には外部端子としての多数のバンプ１２が設けられ
ている。
面図と斜視図、第３図は第１図のＡ部分を拡大して示す
断面図である。同図において、符号１１で示すものは配
線パターンｌｌａ、ｆｌｂを有するチップ実装用の回路
基板で、複数のセラミック基板を積層してなり、その裏
面上には外部端子としての多数のバンプ１２が設けられ
ている。
１３はＡｕ等のバンプ１３ａをその非接合側に有する半
導体チップで、前記回路基板１１の表面上に接合されて
いる。１４はその中央部に窓１４ａを存するフィルム（
ＴＡＢテープ）で、前記回路基板１１および前記半導体
チップ１３に接合されており、−側には前記両バンブ１
３ａ、１２に各々接続するインナーリード１５ａとアウ
ターリードｔｓｂからなる配線パターン１５が形成され
ている。そして、このフィルム１４および前記半導体チ
ップ１３はパフケージ１６によって樹脂封止 □さ
れている。
導体チップで、前記回路基板１１の表面上に接合されて
いる。１４はその中央部に窓１４ａを存するフィルム（
ＴＡＢテープ）で、前記回路基板１１および前記半導体
チップ１３に接合されており、−側には前記両バンブ１
３ａ、１２に各々接続するインナーリード１５ａとアウ
ターリードｔｓｂからなる配線パターン１５が形成され
ている。そして、このフィルム１４および前記半導体チ
ップ１３はパフケージ１６によって樹脂封止 □さ
れている。
このように構成された半導体装置においては、裏面上に
多数のバンプ１２を有する回路基板１１と、この回路基
板１１の表面上に接合された半導体チップ１３と、この
半導体チップおよび回路基板１１に接続されたフィルム
１４とを備え、このフィルム１４および半導体チップ１
３をパフケージ１６によって封止したから、外部端子す
なわちバンプ１２間の寸法を１．８ｍより小さく設定す
ることができる。
多数のバンプ１２を有する回路基板１１と、この回路基
板１１の表面上に接合された半導体チップ１３と、この
半導体チップおよび回路基板１１に接続されたフィルム
１４とを備え、このフィルム１４および半導体チップ１
３をパフケージ１６によって封止したから、外部端子す
なわちバンプ１２間の寸法を１．８ｍより小さく設定す
ることができる。
次に、本発明における半導体装置の製造方法について説
明する。
明する。
先ず、回路基板１１上に半導体チップ１３をろう材ある
いは樹脂によって接合する。この場合、予め多数のバン
プ１３ａが設けられたＩＣウェハ（図示せず）から半導
体チップ１３が切断されている。次いで、半導体チップ
１３および回路基板１１にフィルム１４を実装する。こ
のとき、インナーリード１５ａ、アウターリード１５ｂ
が電極１３ａと配線パターンｔｔａに各々接続されてい
る。しかる後、パッケージ１６によってフィルム１４お
よび半導体チップ１３を樹脂封止する。
いは樹脂によって接合する。この場合、予め多数のバン
プ１３ａが設けられたＩＣウェハ（図示せず）から半導
体チップ１３が切断されている。次いで、半導体チップ
１３および回路基板１１にフィルム１４を実装する。こ
のとき、インナーリード１５ａ、アウターリード１５ｂ
が電極１３ａと配線パターンｔｔａに各々接続されてい
る。しかる後、パッケージ１６によってフィルム１４お
よび半導体チップ１３を樹脂封止する。
このようにして、半導体装置を製造することができる。
因に、本実施例においては、回路基板１１のバンプ１２
を形成するに、例えばＡｕ、Ｃｕ、ｐｂ−３ｎ等による
めっきやＰｂ−５ｎ系半田槽へのディッピングあるいは
Ｐｂ−３ｎ系半田ペーストの印刷・リフローによって行
うことができる。また、パッケージ１６はトランスファ
モールド法によって成形することができる。
を形成するに、例えばＡｕ、Ｃｕ、ｐｂ−３ｎ等による
めっきやＰｂ−５ｎ系半田槽へのディッピングあるいは
Ｐｂ−３ｎ系半田ペーストの印刷・リフローによって行
うことができる。また、パッケージ１６はトランスファ
モールド法によって成形することができる。
なお、本実施例においては、半導体チップ１３を回路基
板１１上に実装する例を示したが、本発明はこれに限定
されるものではなく、第４図に示すように回路基板２１
内に半導体チップ２２を収納しても勿論よい。この場合
、回路基板２１には座ぐり２４が設けられている。
板１１上に実装する例を示したが、本発明はこれに限定
されるものではなく、第４図に示すように回路基板２１
内に半導体チップ２２を収納しても勿論よい。この場合
、回路基板２１には座ぐり２４が設けられている。
また、本実施例においては、パッケージ１６としてモー
ルド樹脂を使用する例を示したが、本発明は第５図に示
すように金属を使用しても何等差し支えない。この場合
、パッケージ２３はキャップ状に形成されている。
ルド樹脂を使用する例を示したが、本発明は第５図に示
すように金属を使用しても何等差し支えない。この場合
、パッケージ２３はキャップ状に形成されている。
さらに、本発明における回路基板１１の材料は前述した
実施例に限定されず、例えば金属材料。
実施例に限定されず、例えば金属材料。
有機材料でもよく、その材料は適宜変更することが自由
である。この他、本発明における封止方法が樹脂ポツテ
ィング法によるものでもよいことは言うまでもない。
である。この他、本発明における封止方法が樹脂ポツテ
ィング法によるものでもよいことは言うまでもない。
以上説明したように本発明によれば、その裏面上に多数
のバンプを有する回路基板と、この回路基板の表面上に
接合された半導体チップと、この半導体チップおよび回
路基板に接続され配線パターンを有するテープとを備え
、このテープおよび半導体チップをパッケージによって
封止したので、バンプ間の寸法を従来のビン挿通方式と
比較して小さく設定することができ、パッケージの小型
化を図ることができると共に、回路基板の配線密度を高
めることができる。
のバンプを有する回路基板と、この回路基板の表面上に
接合された半導体チップと、この半導体チップおよび回
路基板に接続され配線パターンを有するテープとを備え
、このテープおよび半導体チップをパッケージによって
封止したので、バンプ間の寸法を従来のビン挿通方式と
比較して小さく設定することができ、パッケージの小型
化を図ることができると共に、回路基板の配線密度を高
めることができる。
第１図および第２図は本発明に係る半導体装置を示す断
面図と斜視図、第３図は第１図のＡ部分を拡大して示す
断面図、第４図および第５図は他の実施例を示す断面図
、第６図は従来の半導体装置を示す斜視図、第７図はそ
の回路基板への取付状態を示す断面図である。 １１・・・・回路基板、１２・・・・バンプ、１３・・
・・半導体チップ、１４・・・・フィルム、１５・・・
・配線パターン、１５ａ・・・・インナーリード、１５
ｂ・・・・アウターリード、１６・・・・パッケージ。 代 理 人 大 岩 増 雄第１図 第２図 第３図 第５図 手続補正書（ｈ呂こ）
面図と斜視図、第３図は第１図のＡ部分を拡大して示す
断面図、第４図および第５図は他の実施例を示す断面図
、第６図は従来の半導体装置を示す斜視図、第７図はそ
の回路基板への取付状態を示す断面図である。 １１・・・・回路基板、１２・・・・バンプ、１３・・
・・半導体チップ、１４・・・・フィルム、１５・・・
・配線パターン、１５ａ・・・・インナーリード、１５
ｂ・・・・アウターリード、１６・・・・パッケージ。 代 理 人 大 岩 増 雄第１図 第２図 第３図 第５図 手続補正書（ｈ呂こ）
Claims (3)
- （１）その裏面上に多数のバンプを有する回路基板と、
この回路基板の表面上に接合された半導体チップと、こ
の半導体チップおよび前記回路基板に接続され配線パタ
ーンを有するテープとを備え、このテープおよび前記半
導体チップをパッケージによって封止したことを特徴と
する半導体装置。 - （２）パッケージがモールド樹脂である特許請求の範囲
第１項記載の半導体装置。 - （３）パッケージが金属である特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093519A JP2722451B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093519A JP2722451B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63258048A true JPS63258048A (ja) | 1988-10-25 |
| JP2722451B2 JP2722451B2 (ja) | 1998-03-04 |
Family
ID=14084579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62093519A Expired - Fee Related JP2722451B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722451B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394436A (ja) * | 1989-09-06 | 1991-04-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03293739A (ja) * | 1990-04-12 | 1991-12-25 | Toshiba Corp | 半導体装置 |
| JPH09205164A (ja) * | 1995-12-20 | 1997-08-05 | Samsung Electron Co Ltd | 半導体チップパッケージ及びその製造方法 |
| US5786639A (en) * | 1997-01-09 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Wiring member and lead frame having the same |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123271A (ja) * | 1973-03-28 | 1974-11-26 | ||
| JPS5243364A (en) * | 1975-10-01 | 1977-04-05 | Hitachi Ltd | Power semiconductor device and process for production of same |
| JPS56137659A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and its manufacture |
| JPS5839037A (ja) * | 1981-09-01 | 1983-03-07 | Nec Corp | チツプキヤリア |
| JPS58207657A (ja) * | 1982-05-28 | 1983-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS598361A (ja) * | 1982-07-06 | 1984-01-17 | Nec Corp | 半導体集積回路装置の容器 |
| JPS6159848A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | リ−ドレスチツプキヤリアを用いたフリツプチツプ実装方法 |
| JPS61134045A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | 樹脂封止型半導体装置 |
| JPS61226937A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | 半導体装置 |
| JPS62277753A (ja) * | 1986-05-27 | 1987-12-02 | Sumitomo Electric Ind Ltd | 半導体パツケ−ジ |
-
1987
- 1987-04-15 JP JP62093519A patent/JP2722451B2/ja not_active Expired - Fee Related
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| DE19734794B4 (de) * | 1997-01-09 | 2004-09-23 | Mitsubishi Denki K.K. | Leiterrahmen mit einer Vielzahl von Verdrahtungsteilen zur Verwendung bei einerHalbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722451B2 (ja) | 1998-03-04 |
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