JPH08148526A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08148526A JPH08148526A JP15729495A JP15729495A JPH08148526A JP H08148526 A JPH08148526 A JP H08148526A JP 15729495 A JP15729495 A JP 15729495A JP 15729495 A JP15729495 A JP 15729495A JP H08148526 A JPH08148526 A JP H08148526A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- resin
- substrate
- land
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 耐湿性が高く、低コストで、しかも量産性の
高いＢＧＡ型の半導体装置を提供すること。 【構成】 中央にデバイスホール２ａが開口された可撓
性樹脂基板２、可撓性樹脂基板の第１主面上に設けられ
一端が前記デバイスホール内に突出してインナーリード
３ａになされ一部にランド３ｂが形成されている配線リ
ード３とを有するテープキャリアと、電極端子１ａが前
記インナーリードに接続された半導体チップ１、少なく
とも半導体チップの電極端子１ａ形成面を封止するとと
もに可撓性樹脂基板の第２主面上の均一の厚さに被覆す
る封止樹脂４と、ランド３ｂ上に形成された導電性バン
プ５と、を備え、ランド３ｂがデバイスホール２ａ開口
部を除いて可撓性樹脂基板２上にグリッドアレイ状に配
置されている。
高いＢＧＡ型の半導体装置を提供すること。 【構成】 中央にデバイスホール２ａが開口された可撓
性樹脂基板２、可撓性樹脂基板の第１主面上に設けられ
一端が前記デバイスホール内に突出してインナーリード
３ａになされ一部にランド３ｂが形成されている配線リ
ード３とを有するテープキャリアと、電極端子１ａが前
記インナーリードに接続された半導体チップ１、少なく
とも半導体チップの電極端子１ａ形成面を封止するとと
もに可撓性樹脂基板の第２主面上の均一の厚さに被覆す
る封止樹脂４と、ランド３ｂ上に形成された導電性バン
プ５と、を備え、ランド３ｂがデバイスホール２ａ開口
部を除いて可撓性樹脂基板２上にグリッドアレイ状に配
置されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
テープキャリア（Tape Carrier）を用いたＢＡＧ（Ball
Grid Array ）構造の半導体装置に関するものである。
テープキャリア（Tape Carrier）を用いたＢＡＧ（Ball
Grid Array ）構造の半導体装置に関するものである。
【０００２】
【従来技術】ＯＡ機器・民生機器が多機能・高性能化さ
れるとともにその軽薄短小化が進められるのに伴い、半
導体装置に対する多ピン化・小型化への要求は益々強め
られており、そのための開発が活発に進められている。
例えば、ＱＦＰ（Quad FlatPackage ）型の装置では、
多ピン化・小型化に伴いプリント基板実装のピッチも
０．６５ｍｍピッチから０．５ｍｍピッチへと縮小さ
れ、さらに０．４ｍｍピッチのものが量産化されてい
る。
れるとともにその軽薄短小化が進められるのに伴い、半
導体装置に対する多ピン化・小型化への要求は益々強め
られており、そのための開発が活発に進められている。
例えば、ＱＦＰ（Quad FlatPackage ）型の装置では、
多ピン化・小型化に伴いプリント基板実装のピッチも
０．６５ｍｍピッチから０．５ｍｍピッチへと縮小さ
れ、さらに０．４ｍｍピッチのものが量産化されてい
る。
【０００３】しかし、反動体装置が３００〜４００ピン
以上になってくると、半導体装置の外形を大きくしない
でこれに対応するには、さらにリードピッチ、リード幅
を狭くする必要が出てくるが、より高い精度でのコプラ
ナリティ（リードの平坦性）の確保、プリント基板の半
田電極形成精度等の問題から、現状では０．３ｍｍピッ
チの製品を量産時に安定して信頼性高く実装することは
困難であるとされている。
以上になってくると、半導体装置の外形を大きくしない
でこれに対応するには、さらにリードピッチ、リード幅
を狭くする必要が出てくるが、より高い精度でのコプラ
ナリティ（リードの平坦性）の確保、プリント基板の半
田電極形成精度等の問題から、現状では０．３ｍｍピッ
チの製品を量産時に安定して信頼性高く実装することは
困難であるとされている。
【０００４】そこで、ＱＦＰのようにパッケージ周辺部
から直線的にピンを取り出す方式に代えて２次元的にピ
ンを配置するＰＧＡ（Pin Grid Array）やＬＧＡ（Lang
Grid Array ）と呼ばれるパッケージ構造が採用される
ようになってきている。更に、最近では半田を半導体装
置側に持たせるようにして実装性を向上させたパッケー
ジ構造が提案され実用化されている。
から直線的にピンを取り出す方式に代えて２次元的にピ
ンを配置するＰＧＡ（Pin Grid Array）やＬＧＡ（Lang
Grid Array ）と呼ばれるパッケージ構造が採用される
ようになってきている。更に、最近では半田を半導体装
置側に持たせるようにして実装性を向上させたパッケー
ジ構造が提案され実用化されている。
【０００５】図６は従来の半導体装置の断面図である。
【０００６】図６の半導体装置はＢＧＡと呼ばれるもの
で、ガラスエポキシ基板７の両面配線基板がパッケージ
基板として用いられる。すなわち、半導体チップ１はガ
ラスエポキシ基板７上にマウント１０材を介して搭載さ
れる。
で、ガラスエポキシ基板７の両面配線基板がパッケージ
基板として用いられる。すなわち、半導体チップ１はガ
ラスエポキシ基板７上にマウント１０材を介して搭載さ
れる。
【０００７】ガラスエポキシ基板７上には配線リード８
が形成され、また、基板裏面にはランド（図示せず）が
グリッドアレイ上に配置されている。基板表面の配線リ
ード８とランドとはスルーホール９を介して接続されて
おり、各ランド上には半田ボールからなるバンプ５が形
成されている。半導体チップ１の電極パッド１と配線リ
ード８間はＡｕ細線等からなるボンディングワイヤ１１
により接続されており、半導体チップ１及びボンディン
グワイヤ１１等は、ガラスエポキシ基板７の表面を覆う
封止樹脂４により封止されている。
が形成され、また、基板裏面にはランド（図示せず）が
グリッドアレイ上に配置されている。基板表面の配線リ
ード８とランドとはスルーホール９を介して接続されて
おり、各ランド上には半田ボールからなるバンプ５が形
成されている。半導体チップ１の電極パッド１と配線リ
ード８間はＡｕ細線等からなるボンディングワイヤ１１
により接続されており、半導体チップ１及びボンディン
グワイヤ１１等は、ガラスエポキシ基板７の表面を覆う
封止樹脂４により封止されている。
【０００８】このＢＧＡ型半導体装置では、平面的に外
部端子が配列されるため、半導体装置の多ピン化が進め
られても、ピン間間隔（バンプ間間隔）を広くすること
ができ、実装上での負担を軽減することができる。
部端子が配列されるため、半導体装置の多ピン化が進め
られても、ピン間間隔（バンプ間間隔）を広くすること
ができ、実装上での負担を軽減することができる。
【０００９】なお、この種のＢＧＡ型半導体装置は、例
えば米国特許第５、２１６、２７８号明細書等により公
知となっている。
えば米国特許第５、２１６、２７８号明細書等により公
知となっている。
【００１０】
【発明が解決しようとする課題】上述した従来のＢＧＡ
型半導体装置では、パッケージ基板にガラスエポキシを
使っているため、基板と封止樹脂との密着性が悪く、例
えば半導体装置組み立て後のＰＣＴ（Pressure Cooker
Test）による吸湿性の試験で、ガラスエポキシと樹脂と
の界面から水分が侵入し易いという欠点があり、さらに
半導体チップが搭載されるガラスエポキシ基板自体も基
板端面からの水分侵入を受け易く耐湿性が低いため、半
導体装置の仕様範囲に制限を受けてしまうという問題が
あった。
型半導体装置では、パッケージ基板にガラスエポキシを
使っているため、基板と封止樹脂との密着性が悪く、例
えば半導体装置組み立て後のＰＣＴ（Pressure Cooker
Test）による吸湿性の試験で、ガラスエポキシと樹脂と
の界面から水分が侵入し易いという欠点があり、さらに
半導体チップが搭載されるガラスエポキシ基板自体も基
板端面からの水分侵入を受け易く耐湿性が低いため、半
導体装置の仕様範囲に制限を受けてしまうという問題が
あった。
【００１１】ここで、パッケージ基板としてガラスエポ
キシに代えセラミック基板を用いれば、耐湿性を向上さ
せることができる。しかし、この場合基板コストが高額
となり、やはり使用範囲が限定されてしまう。
キシに代えセラミック基板を用いれば、耐湿性を向上さ
せることができる。しかし、この場合基板コストが高額
となり、やはり使用範囲が限定されてしまう。
【００１２】また、従来のＢＧＡ型半導体装置では、パ
ッケージ基板としてリジッドな基板を用いているため、
量産性が低くさらに両面配線基板を使用し、基板の表裏
面のパターンをスルーホールで接続しなければならない
ため、基板コストが高くなるという問題点があった。
ッケージ基板としてリジッドな基板を用いているため、
量産性が低くさらに両面配線基板を使用し、基板の表裏
面のパターンをスルーホールで接続しなければならない
ため、基板コストが高くなるという問題点があった。
【００１３】本発明は上述の点にかんがみてなされたも
ので、耐湿性が高く、低コストで、しかも量産性の高い
ＢＧＡ型の半導体装置を提供することを目的とする。
ので、耐湿性が高く、低コストで、しかも量産性の高い
ＢＧＡ型の半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は中央にデバイスホールが開口された可撓性
樹脂基板と，該可撓性樹脂基板の第１主面上に設けら
れ、一端が前記デバイスホール内に突出してインナーリ
ードになされ一部にランドが形成されている配線リード
とを有するテープキャリアと、電極端子が前記インナー
リードに接続された半導体チップと、少なくとも前記半
導体チップの電極端子形成面を封止するとともに前記可
撓性樹脂基板の第２主面上の均一の厚さに被覆する封止
樹脂と、前記ランド上に形成された導電性バンプと、を
備え、前記ランドが前記デバイスホール開口部を除いて
前記可撓性樹脂基板上にグリッドアレイ状に配置されて
いることを特徴とする。
め、本発明は中央にデバイスホールが開口された可撓性
樹脂基板と，該可撓性樹脂基板の第１主面上に設けら
れ、一端が前記デバイスホール内に突出してインナーリ
ードになされ一部にランドが形成されている配線リード
とを有するテープキャリアと、電極端子が前記インナー
リードに接続された半導体チップと、少なくとも前記半
導体チップの電極端子形成面を封止するとともに前記可
撓性樹脂基板の第２主面上の均一の厚さに被覆する封止
樹脂と、前記ランド上に形成された導電性バンプと、を
備え、前記ランドが前記デバイスホール開口部を除いて
前記可撓性樹脂基板上にグリッドアレイ状に配置されて
いることを特徴とする。
【００１５】また、本発明は前記封止樹脂が中央部に、
前記配線リード面より高くかつ前記導電性バンプの先端
部より低い中央突起部を有することを特徴とする。
前記配線リード面より高くかつ前記導電性バンプの先端
部より低い中央突起部を有することを特徴とする。
【００１６】また、本発明は複数箇所において前記テー
プキャリアの外周部を越えて前記可撓性樹脂基板側面お
よび第１主面をも被覆しており、かつ、その第１主面に
おける高さは前記導電性バンプより低いことを特徴とす
る。また、前記中央突起が前記導電性バンプの直径の半
分の高さを有することを特徴とする。
プキャリアの外周部を越えて前記可撓性樹脂基板側面お
よび第１主面をも被覆しており、かつ、その第１主面に
おける高さは前記導電性バンプより低いことを特徴とす
る。また、前記中央突起が前記導電性バンプの直径の半
分の高さを有することを特徴とする。
【００１７】また、本発明は前記テープキャリアの配線
リードの形成面はランド形成部を除いて絶縁樹脂膜によ
って被覆されていることを特徴とする。
リードの形成面はランド形成部を除いて絶縁樹脂膜によ
って被覆されていることを特徴とする。
【００１８】また、本発明は前記半導体チップの電極端
子の形成面と反対側の面は前記封止樹脂から露出されて
いることを特徴とする。
子の形成面と反対側の面は前記封止樹脂から露出されて
いることを特徴とする。
【００１９】また、本発明は前記配線リードと前記半導
体チップの電極端子とがボンディングワイヤで接続され
たことを特徴とする。
体チップの電極端子とがボンディングワイヤで接続され
たことを特徴とする。
【００２０】また、本発明は前記デバイスホールの中に
半導体チップを支えるためのチップ搭載部を設けたこと
を特徴とする。
半導体チップを支えるためのチップ搭載部を設けたこと
を特徴とする。
【００２１】また、本発明は前記中央突起が前記導電性
バンプの直径の半分の高さを有することを特徴とする。
バンプの直径の半分の高さを有することを特徴とする。
【００２２】
【作用】本発明による半導体装置はテープキャリアに半
導体チップを搭載することにより、次のような作用を呈
する。
導体チップを搭載することにより、次のような作用を呈
する。
【００２３】（１）パッケージ基板として、安価な３レ
イヤー１メタル方式のキャリアテープを使用しており、
さらにスルーホールメッキ等の工程を必要としないの
で、ＢＧＡ型半導体装置を安価にする。（２）既に確立
した技術であるＴＣＰ技術をほぼそのまま適用して製造
することができ、量産性が高いので上記（１）の作用に
加え、一層のコストダウンが可能である。
イヤー１メタル方式のキャリアテープを使用しており、
さらにスルーホールメッキ等の工程を必要としないの
で、ＢＧＡ型半導体装置を安価にする。（２）既に確立
した技術であるＴＣＰ技術をほぼそのまま適用して製造
することができ、量産性が高いので上記（１）の作用に
加え、一層のコストダウンが可能である。
【００２４】更に、本発明による半導体装置はモールド
樹脂により半導体チップを封止するとともに、テープキ
ャリアの配線リードの形成されていない面の大部分ある
いはガラスエポキシ基板使用タイプであってもそのデバ
イスホールをモールド樹脂にて被覆し、さらに配線リー
ド、配線パターンを通じてグリッドアレイ状に設けたラ
ンド上にバンプを形成したものであるので、（３）半導
体チップをモールド樹脂により完全に被覆することがで
きるので、耐湿性を向上させる。（４）更に、本発明に
よる半導体装置はモールド樹脂が可撓性樹脂基板の表面
をその四辺端部近傍まで均一の厚さに被覆されているの
で、他の補強材を用いることなく剛性を確保することが
でき、その取扱は容易である。また、このモールド樹脂
により外部端子であるバンプのコプラナリティも確保す
る。（５）封止樹脂（モールド樹脂）が配線リード側に
突起部を形成する実施例によれば半田バンプの過剰な潰
れを防止する。従って、この実施例によれば、実装基板
上の電極とランドとの距離を所定の値に保持するととも
に、電極間のショートを防止するので、信頼性の高い実
装が可能になる。（６）電気的配線長を従来構造品より
も短くすることができ、高周波領域まで使用が可能にな
る。
樹脂により半導体チップを封止するとともに、テープキ
ャリアの配線リードの形成されていない面の大部分ある
いはガラスエポキシ基板使用タイプであってもそのデバ
イスホールをモールド樹脂にて被覆し、さらに配線リー
ド、配線パターンを通じてグリッドアレイ状に設けたラ
ンド上にバンプを形成したものであるので、（３）半導
体チップをモールド樹脂により完全に被覆することがで
きるので、耐湿性を向上させる。（４）更に、本発明に
よる半導体装置はモールド樹脂が可撓性樹脂基板の表面
をその四辺端部近傍まで均一の厚さに被覆されているの
で、他の補強材を用いることなく剛性を確保することが
でき、その取扱は容易である。また、このモールド樹脂
により外部端子であるバンプのコプラナリティも確保す
る。（５）封止樹脂（モールド樹脂）が配線リード側に
突起部を形成する実施例によれば半田バンプの過剰な潰
れを防止する。従って、この実施例によれば、実装基板
上の電極とランドとの距離を所定の値に保持するととも
に、電極間のショートを防止するので、信頼性の高い実
装が可能になる。（６）電気的配線長を従来構造品より
も短くすることができ、高周波領域まで使用が可能にな
る。
【００２５】
【実施例】以下に本発明を図面に基づいて説明する。
【００２６】図１は本発明にかかる半導体装置の第１実
施例の概略構成を説明する図であり、（ａ）は平面図、
（ｂ）は断面図、（ｃ）は底面図である。
施例の概略構成を説明する図であり、（ａ）は平面図、
（ｂ）は断面図、（ｃ）は底面図である。
【００２７】図１に示す第１実施例において、ポリイミ
ドフィルム等からなり、中央にデバイスホール２ａが開
口されている可撓性樹脂基板２の表面に、銅箔からなる
配線リード３を設けたテープキャリアがパッケージ基板
として用いられる。配線リード３のデバイスホール２ａ
内への突出部はインナーリード３ａとされており、ま
た、配線リード３はインナーリード３ａの反対側の端
部、またはその途中において他の部分より幅広にされた
ランド３ｂを有している。ランド３ｂはグリッドアレイ
状に配置されている（図１（ｃ）参照）。このテープキ
ャリアの表面は、ランド部を除いて絶縁樹脂膜６により
覆われている。
ドフィルム等からなり、中央にデバイスホール２ａが開
口されている可撓性樹脂基板２の表面に、銅箔からなる
配線リード３を設けたテープキャリアがパッケージ基板
として用いられる。配線リード３のデバイスホール２ａ
内への突出部はインナーリード３ａとされており、ま
た、配線リード３はインナーリード３ａの反対側の端
部、またはその途中において他の部分より幅広にされた
ランド３ｂを有している。ランド３ｂはグリッドアレイ
状に配置されている（図１（ｃ）参照）。このテープキ
ャリアの表面は、ランド部を除いて絶縁樹脂膜６により
覆われている。
【００２８】半導体チップ１は、モールド樹脂である封
止樹脂４により完全に被覆されている。封止樹脂４は可
撓性樹脂基板２の配線リードの形成されていない面を四
辺端部の近傍付近まで均一な厚さに被覆している。本実
施例では、この封止樹脂４の強度により剛性が与えられ
ており、補強材などの別部品を配置することなく、単純
な構造でテープキャリアの変形防止が可能となってい
る。半導体チップ１の電極端子１ａがインナーリード３
ａに接続されている。
止樹脂４により完全に被覆されている。封止樹脂４は可
撓性樹脂基板２の配線リードの形成されていない面を四
辺端部の近傍付近まで均一な厚さに被覆している。本実
施例では、この封止樹脂４の強度により剛性が与えられ
ており、補強材などの別部品を配置することなく、単純
な構造でテープキャリアの変形防止が可能となってい
る。半導体チップ１の電極端子１ａがインナーリード３
ａに接続されている。
【００２９】配線リード３に設けられたランド３上に
は、半田ボールを固着することにより形成されたバンプ
５が形成されている。
は、半田ボールを固着することにより形成されたバンプ
５が形成されている。
【００３０】本発明によるテープキャリア方式ＢＧＡ型
半導体装置は、安価な３レイヤー１メタル方式（可撓性
フィルムに銅箔を接着剤により接着する方式）のキャリ
アテープを用いて製造されるものであり、また、スルー
ホールめっき等の工程を必要としないのでローコストで
製造することができる。その製造工程は、既にＴＣＰ
（Tape Carrier Pacage ）技術として確立した製造手段
をほぼそのまま適用して製造することができるので、容
易であり、また、量産性ま極めて高い。
半導体装置は、安価な３レイヤー１メタル方式（可撓性
フィルムに銅箔を接着剤により接着する方式）のキャリ
アテープを用いて製造されるものであり、また、スルー
ホールめっき等の工程を必要としないのでローコストで
製造することができる。その製造工程は、既にＴＣＰ
（Tape Carrier Pacage ）技術として確立した製造手段
をほぼそのまま適用して製造することができるので、容
易であり、また、量産性ま極めて高い。
【００３１】この実施例においては、半導体チップはモ
ールド樹脂により完全に被覆されているので、従来のＢ
ＧＡ型半導体装置に比較して耐湿性が向上している。
ールド樹脂により完全に被覆されているので、従来のＢ
ＧＡ型半導体装置に比較して耐湿性が向上している。
【００３２】また、可撓性樹脂基板の表面をその四辺端
部近傍まで被覆する封止樹脂４により剛性が与えられて
いるので、他の補強材を用いる必要はなく、その取扱は
容易である。また、この封止樹脂４によりバンプ５のコ
プラナリティも確保することができるので、プリント基
板上への実装も容易である。また、ＱＦＰ等の他の従来
型の表面実装型半導体装置と同時に実装することができ
る。
部近傍まで被覆する封止樹脂４により剛性が与えられて
いるので、他の補強材を用いる必要はなく、その取扱は
容易である。また、この封止樹脂４によりバンプ５のコ
プラナリティも確保することができるので、プリント基
板上への実装も容易である。また、ＱＦＰ等の他の従来
型の表面実装型半導体装置と同時に実装することができ
る。
【００３３】また、本発明の半導体装置においては、外
部端子がバンプとグリッドアレイ状に配列されているの
で、パッケージ外周部より直線的に外部端子を引き出す
場合に比較して同一ピン数、同一パッケージサイズの場
合には外部端子間の間隔をより広く設定できるようにな
る。例えば、ビン数３００〜４００の場合に、バンプ５
のピッチを１ｍｍ〜１．５ｍｍまで広くすることができ
るようになり、プリント基板への実装が容易となる。あ
るいは、外部端子のピッチを同一とする場合には、同一
サイズのパッケージからより多くの外部端子を引き出す
ことができる。
部端子がバンプとグリッドアレイ状に配列されているの
で、パッケージ外周部より直線的に外部端子を引き出す
場合に比較して同一ピン数、同一パッケージサイズの場
合には外部端子間の間隔をより広く設定できるようにな
る。例えば、ビン数３００〜４００の場合に、バンプ５
のピッチを１ｍｍ〜１．５ｍｍまで広くすることができ
るようになり、プリント基板への実装が容易となる。あ
るいは、外部端子のピッチを同一とする場合には、同一
サイズのパッケージからより多くの外部端子を引き出す
ことができる。
【００３４】図２は本発明にかかる半導体装置の第２実
施例の概略構成を説明する図であり、（ａ）は平面図、
（ｂ）は（ａ）のII-II線上断面矢視図である。
施例の概略構成を説明する図であり、（ａ）は平面図、
（ｂ）は（ａ）のII-II線上断面矢視図である。
【００３５】図２において、図１の第１実施例の説明に
使用した部分と同等の部分は同一の参照番号が付されて
いるので、重複する説明は省略する。
使用した部分と同等の部分は同一の参照番号が付されて
いるので、重複する説明は省略する。
【００３６】この第２実施例においては、可撓性樹脂基
板２の配線リード３の形成されていない面を被覆する封
止樹脂４が、可撓性樹脂基板２の四隅においてこの四隅
を越えて配線リードの形成されている面にまで延長さ
れ、その配線リードの形成面においてコーナ突起部４を
形成している。
板２の配線リード３の形成されていない面を被覆する封
止樹脂４が、可撓性樹脂基板２の四隅においてこの四隅
を越えて配線リードの形成されている面にまで延長さ
れ、その配線リードの形成面においてコーナ突起部４を
形成している。
【００３７】４つのコーナ突起部４ｂの底面は同一平面
を形成しており、バンプ５の底面より少し高い位置にあ
るように形成されている。
を形成しており、バンプ５の底面より少し高い位置にあ
るように形成されている。
【００３８】また、封止樹脂４はデバイスホール２ａを
越えて基板下に突出して中央突起部４ａを形成してい
る。この中央突起部４ａの底面は平坦にされ、コーナ突
起部４ｂの底面は同一平面を形成している。
越えて基板下に突出して中央突起部４ａを形成してい
る。この中央突起部４ａの底面は平坦にされ、コーナ突
起部４ｂの底面は同一平面を形成している。
【００３９】この第２実施例においては、半導体装置の
プリント基板への実装時に、半導体装置またはプリント
基板の傾きに起因する一部のバンプへの荷重の集中をこ
の突起部４ａ、突起部４ｂで受けることで軽減すること
ができ、バンプの過剰変形によるショート等の不良を低
減することが可能となる。
プリント基板への実装時に、半導体装置またはプリント
基板の傾きに起因する一部のバンプへの荷重の集中をこ
の突起部４ａ、突起部４ｂで受けることで軽減すること
ができ、バンプの過剰変形によるショート等の不良を低
減することが可能となる。
【００４０】この第２実施例においては、中央部とコー
ナ部の両方に突起部を形成しているが、かならずしも両
方に設ける必要はなくいずれか一方のみとすることがで
きる。また、コーナ突起部４ｂに加えて、あるいはこれ
に代えて可撓性基板２の各辺の１ないし数箇所において
封止樹脂をリード形成面まで延長させて突起部を形成す
ることもできる。
ナ部の両方に突起部を形成しているが、かならずしも両
方に設ける必要はなくいずれか一方のみとすることがで
きる。また、コーナ突起部４ｂに加えて、あるいはこれ
に代えて可撓性基板２の各辺の１ないし数箇所において
封止樹脂をリード形成面まで延長させて突起部を形成す
ることもできる。
【００４１】図３は本発明にかかる半導体装置の第３実
施例の概略構成を説明する断面図である。
施例の概略構成を説明する断面図である。
【００４２】この第３実施例が前述の第１実施例と相違
する点は、半導体チップ１の裏面が封止樹脂４に被覆さ
れないで露出している点である。第３実施例の半導体装
置では、放熱板（図示せず）等を半導体チップ１の裏面
に直接接触させることができるため、発熱量の大きい高
性能半導体装置に対し、低熱抵抗化の対応が容易とな
る。
する点は、半導体チップ１の裏面が封止樹脂４に被覆さ
れないで露出している点である。第３実施例の半導体装
置では、放熱板（図示せず）等を半導体チップ１の裏面
に直接接触させることができるため、発熱量の大きい高
性能半導体装置に対し、低熱抵抗化の対応が容易とな
る。
【００４３】なお、この第３実施例においては、半導体
チップは一部表面が露出しているため、モールド樹脂に
より完全に封止されている第１実施例および第２実施例
に比較して耐湿性では劣っている。したがって、耐湿性
の要求される用途には第１実施例または第２実施例のも
のを使用する等の使い分けが必要となる。
チップは一部表面が露出しているため、モールド樹脂に
より完全に封止されている第１実施例および第２実施例
に比較して耐湿性では劣っている。したがって、耐湿性
の要求される用途には第１実施例または第２実施例のも
のを使用する等の使い分けが必要となる。
【００４４】図４は本発明にかかる半導体装置の第４実
施例の概略構成を説明する断面図である。
施例の概略構成を説明する断面図である。
【００４５】この第４実施例では、半導体チップ１をガ
ラスエポキシ基板７にいわゆるフェースダウンで搭載す
る。その搭載位置はガラスエポキシ基板７の中央のデバ
イスホール２ａの上である。デバイスホール２ａは半導
体チップ１が落下しないような形状でなければならな
い。この第４実施例では半導体チップ１よりも小さな面
積のデバイスホール２ａとした。ガラスエポキシ基板７
には予め同一面上にボンディング点１２とバンプ実装用
ランド３ｂを設けておく。両者は配線パターン１３で接
続されている。
ラスエポキシ基板７にいわゆるフェースダウンで搭載す
る。その搭載位置はガラスエポキシ基板７の中央のデバ
イスホール２ａの上である。デバイスホール２ａは半導
体チップ１が落下しないような形状でなければならな
い。この第４実施例では半導体チップ１よりも小さな面
積のデバイスホール２ａとした。ガラスエポキシ基板７
には予め同一面上にボンディング点１２とバンプ実装用
ランド３ｂを設けておく。両者は配線パターン１３で接
続されている。
【００４６】次に、ワイヤボンディングを行う。ワイヤ
ボンディングはデバイスホール２ａを通して行う。これ
により、半導体チップ１からバンプ実装用ランド３ｂま
ではほぼ一直線に接続され、きわめて短い配線長とな
る。
ボンディングはデバイスホール２ａを通して行う。これ
により、半導体チップ１からバンプ実装用ランド３ｂま
ではほぼ一直線に接続され、きわめて短い配線長とな
る。
【００４７】ワイヤボンディングの後、封止樹脂４によ
る封止を行う。封止樹脂４は少なくとも半導体チップ１
とデバイスホール２ａを覆い、バンプ側の面に飛び出
す。飛び出す高さはバンプ直径の１／２とする。この高
さにしたのは、両面樹脂封止の際、なるべく均等な樹脂
厚とすることで、ガラスエポキシ基板７と封止樹脂４の
熱膨張係数の差による半導体装置全体の反りを抑えるた
めである。すなわち、現在主流のバンプとして使われて
いる半田ボールで考えた場合、半田ボール径０．７６ｍ
ｍに対し、半導体チップの厚さは０．３〜０．５ｍｍで
あり、ボール径の１／２の樹脂厚で両面樹脂封止すれ
ば、半導体チップをまさに覆うことができるからであ
る。熱抵抗を小さくするにはチップの裏面を露出させる
のが良い。しかし、耐湿性向上の面から言えば、半導体
チップ側は封入樹脂厚を厚くしたい。したがって、ボー
ル径の１／２を最低樹脂厚と考え、半田ボールのスタン
ドオフ高さとしている。
る封止を行う。封止樹脂４は少なくとも半導体チップ１
とデバイスホール２ａを覆い、バンプ側の面に飛び出
す。飛び出す高さはバンプ直径の１／２とする。この高
さにしたのは、両面樹脂封止の際、なるべく均等な樹脂
厚とすることで、ガラスエポキシ基板７と封止樹脂４の
熱膨張係数の差による半導体装置全体の反りを抑えるた
めである。すなわち、現在主流のバンプとして使われて
いる半田ボールで考えた場合、半田ボール径０．７６ｍ
ｍに対し、半導体チップの厚さは０．３〜０．５ｍｍで
あり、ボール径の１／２の樹脂厚で両面樹脂封止すれ
ば、半導体チップをまさに覆うことができるからであ
る。熱抵抗を小さくするにはチップの裏面を露出させる
のが良い。しかし、耐湿性向上の面から言えば、半導体
チップ側は封入樹脂厚を厚くしたい。したがって、ボー
ル径の１／２を最低樹脂厚と考え、半田ボールのスタン
ドオフ高さとしている。
【００４８】封入の後、バンプ、すなわち半田ボール付
けを行う。この工程は従来通りである。耐湿性向上のた
めに、ガラスエポキシ基板７と封止樹脂４の密着性を上
げることはＢＧＡ型半導体装置にとって非常に重要であ
る。本実施例ではこの目的のため、半導体チップ搭載側
は密着性向上のために面を粗にしたり、密着性の良い物
質を塗布することができる。これはチップ搭載面側に配
線層がないため、容易に加工できるようにするためであ
る。これにより、ＢＧＡ型半導体装置といえども耐湿性
の良いものが実現できる。
けを行う。この工程は従来通りである。耐湿性向上のた
めに、ガラスエポキシ基板７と封止樹脂４の密着性を上
げることはＢＧＡ型半導体装置にとって非常に重要であ
る。本実施例ではこの目的のため、半導体チップ搭載側
は密着性向上のために面を粗にしたり、密着性の良い物
質を塗布することができる。これはチップ搭載面側に配
線層がないため、容易に加工できるようにするためであ
る。これにより、ＢＧＡ型半導体装置といえども耐湿性
の良いものが実現できる。
【００４９】図５は本発明にかかる半導体装置の第５実
施例の概略構成を説明する図であり、（ａ）は断面図、
（ｂ）は底面図である。
施例の概略構成を説明する図であり、（ａ）は断面図、
（ｂ）は底面図である。
【００５０】第５実施例はその主要構成部が第４実施例
と同じであるが、ガラスエポキシ基板７に設けるデバイ
スホール２ａの形状を変更した（図５（ｂ）参照）。第
４実施例では、デバイスホールの大きさは半導体チップ
より小さかったが、本実施例ではチップより大きくする
代わりに、デバイスホールを複数分割することでチップ
の支えを設け落下を防止している。第４実施例では半導
体チップ側は、チップの外周部でガラスエポキシ基板と
接着されていた。このため、最外周部にボンディングパ
ッドを設けることができなかった。これに対し、第５実
施例ではデバイスホール２ａが半導体チップ１より大き
いため、最外周部にボンディングパッドを配置すること
ができ、使用ピン数を多く確保できる。このボンディン
グパッド配置であれば、現行の半導体チップがそのまま
使用できるので、ＱＦＰ等に使用していたチップで高性
能なＢＧＡ型半導体装置が実現できる。
と同じであるが、ガラスエポキシ基板７に設けるデバイ
スホール２ａの形状を変更した（図５（ｂ）参照）。第
４実施例では、デバイスホールの大きさは半導体チップ
より小さかったが、本実施例ではチップより大きくする
代わりに、デバイスホールを複数分割することでチップ
の支えを設け落下を防止している。第４実施例では半導
体チップ側は、チップの外周部でガラスエポキシ基板と
接着されていた。このため、最外周部にボンディングパ
ッドを設けることができなかった。これに対し、第５実
施例ではデバイスホール２ａが半導体チップ１より大き
いため、最外周部にボンディングパッドを配置すること
ができ、使用ピン数を多く確保できる。このボンディン
グパッド配置であれば、現行の半導体チップがそのまま
使用できるので、ＱＦＰ等に使用していたチップで高性
能なＢＧＡ型半導体装置が実現できる。
【００５１】第４実施例および第５実施例は封止樹脂
（モールド樹脂）４が配線リード側に突起部を形成する
ので半田バンプの過剰な潰れを防止することができる。
従って、これらの実施例によれば、実装基板上の電極と
ランドとの距離を所定の値に保持することができるとと
もに、電極間のショートを防止することができるので、
信頼性の高い実装が可能になる。
（モールド樹脂）４が配線リード側に突起部を形成する
ので半田バンプの過剰な潰れを防止することができる。
従って、これらの実施例によれば、実装基板上の電極と
ランドとの距離を所定の値に保持することができるとと
もに、電極間のショートを防止することができるので、
信頼性の高い実装が可能になる。
【００５２】
【発明の効果】以上説明したように、本発明による半導
体装置は中央にデバイスホールが開口された可撓性樹脂
基板と、該可撓性樹脂基板の第１主面上に設けられ一端
が前記デバイスホール内に突出してインナーリードにな
され一部にランドが形成されている配線リードとを有す
るテープキャリアと、電極端子が前記インナーリードに
接続された半導体チップと、少なくとも前記半導体チッ
プの電極端子形成面を封止するとともに前記可撓性樹脂
基板の第２主面上の均一の厚さに被覆する封止樹脂と、
前記ランド上に形成された導電性バンプとを備え、前記
ランドが前記デバイスホール開口部を除いて前記可撓性
樹脂基板上にグリッドアレイ状に配置されていることに
より、次のような極めて優れた効果が得られる。
体装置は中央にデバイスホールが開口された可撓性樹脂
基板と、該可撓性樹脂基板の第１主面上に設けられ一端
が前記デバイスホール内に突出してインナーリードにな
され一部にランドが形成されている配線リードとを有す
るテープキャリアと、電極端子が前記インナーリードに
接続された半導体チップと、少なくとも前記半導体チッ
プの電極端子形成面を封止するとともに前記可撓性樹脂
基板の第２主面上の均一の厚さに被覆する封止樹脂と、
前記ランド上に形成された導電性バンプとを備え、前記
ランドが前記デバイスホール開口部を除いて前記可撓性
樹脂基板上にグリッドアレイ状に配置されていることに
より、次のような極めて優れた効果が得られる。
【００５３】（１）パッケージ基板として、安価な３レ
イヤー１メタル方式のキャリアテープを使用しており、
さらにスルーホールメッキ等の工程を必要としないの
で、ＢＧＡ型半導体装置を安価に提供することができ
る。
イヤー１メタル方式のキャリアテープを使用しており、
さらにスルーホールメッキ等の工程を必要としないの
で、ＢＧＡ型半導体装置を安価に提供することができ
る。
【００５４】（２）既に確立した技術であるＴＣＰ技術
をほぼそのまま適用して製造することができ、量産性が
高いので上記（１）の効果に加え、一層のコストダウン
が可能である。
をほぼそのまま適用して製造することができ、量産性が
高いので上記（１）の効果に加え、一層のコストダウン
が可能である。
【００５５】（３）半導体チップをモールド樹脂により
完全に被覆することができるので、耐湿性の向上を図る
ことができる。
完全に被覆することができるので、耐湿性の向上を図る
ことができる。
【００５６】（４）更に、本発明による半導体装置はモ
ールド樹脂が可撓性樹脂基板の表面をその四辺端部近傍
まで均一の厚さに被覆されているので、他の補強材を用
いることなく剛性を確保することができ、その取扱は容
易である。また、このモールド樹脂により外部端子であ
るバンプのコプラナリティも確保することができる。
ールド樹脂が可撓性樹脂基板の表面をその四辺端部近傍
まで均一の厚さに被覆されているので、他の補強材を用
いることなく剛性を確保することができ、その取扱は容
易である。また、このモールド樹脂により外部端子であ
るバンプのコプラナリティも確保することができる。
【００５７】（５）電気的配線長を従来構造品よりも短
くすることができ、高周波領域まで使用が可能になる。
くすることができ、高周波領域まで使用が可能になる。
【図１】本発明による半導体装置の第１実施例の概略構
成を説明する図であり、（ａ）は平面図、（ｂ）は断面
図、（ｃ）は底面図である。
成を説明する図であり、（ａ）は平面図、（ｂ）は断面
図、（ｃ）は底面図である。
【図２】本発明による半導体装置の第２実施例の概略構
成を説明する図であり、（ａ）は平面図、（ｂ）は
（ａ）のII-II線上断面矢視図である。
成を説明する図であり、（ａ）は平面図、（ｂ）は
（ａ）のII-II線上断面矢視図である。
【図３】本発明による半導体装置の第３実施例の概略構
成を説明する断面図である。
成を説明する断面図である。
【図４】本発明による半導体装置の第４実施例の概略構
成を説明する断面図である。
成を説明する断面図である。
【図５】本発明による半導体装置の第５実施例の概略構
成を説明する図であり、（ａ）は断面図、（ｂ）は底面
図である。
成を説明する図であり、（ａ）は断面図、（ｂ）は底面
図である。
【図６】従来の半導体装置の概略構成を説明する断面図
である。
である。
１ 半導体チップ １ａ バンプ電極 ２ 可撓性樹脂基板 ２ａ デバイスホール ３ 配線リード ３ａ インナーリード ３ｂ ランド ４ 封止樹脂 ４ａ 中央突起部 ４ｂ コーナー突起部 ５ バンプ ６ 絶縁樹脂膜 ７ ガラスエポキシ基板 ８ 配線リード ９ スルーホール １０ マウント材 １１ ボンディングワイヤ １２ ボンディング点 １３ 配線パターン
Claims (8)
- 【請求項１】 中央にデバイスホールが開口された可撓
性樹脂基板と、該可撓性樹脂基板の第１主面上に設けら
れ且つ一端が前記デバイスホール内に突出してインナー
リードになされ一部にランドが形成されている配線リー
ドとを有するテープキャリアと、 電極端子が前記インナーリードに接続された半導体チッ
プと、 少なくとも前記半導体チップの電極端子形成面を封止す
るとともに前記可撓性樹脂基板の第２主面上を均一の厚
さに被覆する封止樹脂と、 前記ランド上に形成された導電性バンプと、を備え、前
記ランドが前記デバイスホール開口部を除いて前記可撓
性樹脂基板上にグリッドアレイ状に配置されていること
を特徴とする半導体装置。 - 【請求項２】 前記封止樹脂が中央部に、前記配線リー
ド面より高くかつ前記導電性バンプの先端部より低い中
央突起部を有することを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記封止樹脂は複数箇所において前記テ
ープキャリアの外周部を越えて前記可撓性樹脂基板側面
および第１主面をも被覆しており、かつ、その第１主面
における高さは前記導電性バンプより低いことを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記テープキャリアの配線リードの形成
面はランド形成部を除いて絶縁樹脂膜によって被覆され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記半導体チップの電極端子の形成面と
反対側の面は前記封止樹脂から露出されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記配線リードと前記半導体チップの電
極端子とがボンディングワイヤで接続されていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記デバイスホールの中に半導体チップ
を支えるためのチップ搭載部を設けたことを特徴とする
請求項１に記載の半導体装置。 - 【請求項８】 前記中央突起が前記導電性バンプの直径
の半分の高さを有することを特徴とする請求項２に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157294A JP2768315B2 (ja) | 1994-09-22 | 1995-06-23 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25273994 | 1994-09-22 | ||
| JP6-252739 | 1994-09-22 | ||
| JP7157294A JP2768315B2 (ja) | 1994-09-22 | 1995-06-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148526A true JPH08148526A (ja) | 1996-06-07 |
| JP2768315B2 JP2768315B2 (ja) | 1998-06-25 |
Family
ID=26484797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157294A Expired - Fee Related JP2768315B2 (ja) | 1994-09-22 | 1995-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768315B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998022980A1 (fr) * | 1996-11-21 | 1998-05-28 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US6060782A (en) * | 1998-01-26 | 2000-05-09 | Sharp Kabushiki Kaisha | Semiconductor device with improved mounting on tape-shaped insulating substrate |
| US6078506A (en) * | 1997-02-13 | 2000-06-20 | Nec Corporation | Tape-ball grid array type semiconductor device having reinforcement plate with slits |
| US6380620B1 (en) | 1998-08-31 | 2002-04-30 | Sharp Kabushiki Kaisha | Tape ball grid array semiconductor |
| US6664618B2 (en) | 2001-05-16 | 2003-12-16 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152160A (ja) * | 1986-12-17 | 1988-06-24 | Sumitomo Electric Ind Ltd | 半導体装置用リ−ドフレ−ム |
| JPS6481330A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Film carrier semiconductor device |
-
1995
- 1995-06-23 JP JP7157294A patent/JP2768315B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152160A (ja) * | 1986-12-17 | 1988-06-24 | Sumitomo Electric Ind Ltd | 半導体装置用リ−ドフレ−ム |
| JPS6481330A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Film carrier semiconductor device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998022980A1 (fr) * | 1996-11-21 | 1998-05-28 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US6664616B2 (en) | 1996-11-21 | 2003-12-16 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| US6759272B2 (en) | 1996-11-21 | 2004-07-06 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US6078506A (en) * | 1997-02-13 | 2000-06-20 | Nec Corporation | Tape-ball grid array type semiconductor device having reinforcement plate with slits |
| US6060782A (en) * | 1998-01-26 | 2000-05-09 | Sharp Kabushiki Kaisha | Semiconductor device with improved mounting on tape-shaped insulating substrate |
| US6380620B1 (en) | 1998-08-31 | 2002-04-30 | Sharp Kabushiki Kaisha | Tape ball grid array semiconductor |
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| US6664618B2 (en) | 2001-05-16 | 2003-12-16 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768315B2 (ja) | 1998-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5729051A (en) | Tape automated bonding type semiconductor device | |
| US7211889B2 (en) | Semiconductor package and method for manufacturing the same | |
| JPH11297889A (ja) | 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法 | |
| JPH11312780A (ja) | 半導体装置およびその製造方法 | |
| EP0563264B1 (en) | Leadless pad array chip carrier | |
| JP4581301B2 (ja) | 半導体パッケージ | |
| JP3612155B2 (ja) | 半導体装置および半導体装置用のリードフレーム | |
| US20020003308A1 (en) | Semiconductor chip package and method for fabricating the same | |
| JP2768315B2 (ja) | 半導体装置 | |
| US20080157305A1 (en) | Chip package structure | |
| JP2001024133A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JPH11220055A (ja) | Ｂｇａ型半導体装置及び該装置に用いるスティフナー | |
| JPH1032300A (ja) | リードフレーム，半導体装置及び半導体装置の製造方法 | |
| JPH09116045A (ja) | リードフレームを用いたｂｇａタイプの樹脂封止型半導体装置およびその製造方法 | |
| KR20000003000A (ko) | 절연된 더미 솔더 볼을 갖는 비지에이 패키지 | |
| JPH10154768A (ja) | 半導体装置及びその製造方法 | |
| KR19980043249A (ko) | 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| KR100891652B1 (ko) | 반도체 칩 실장용 기판 | |
| KR200278534Y1 (ko) | 칩 크기 패키지 | |
| JPH08250529A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JPH10154766A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| JPH07297236A (ja) | 半導体素子実装用フィルムと半導体素子実装構造 | |
| JPH0846091A (ja) | ボールグリッドアレイ半導体装置 | |
| KR200172710Y1 (ko) | 칩 크기의 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970625 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980310 |
|
| LAPS | Cancellation because of no payment of annual fees |