JPS6243139A - 半導体素子およびその実装方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（ａ業上の利用分骨）
本発明は半導体素子およびその実装方法にλわり、詳し
くは半導体素子を多量に製作する場合やプリント回路基
板に実装するのに適した摘取を備える半導体素子および
その実装方法に関する。 （従来の技術） 近時９ｗｔ子機能素子を実装した電子機器１えはスチー
ルカメラ、１！子カメラ、ＶＴＲカメラ等のＦ！＆慣装
置や内戊鏡撮影装置、自動生化学分析装置等の医療ｍ器
等においては、数多くのａｔＡのブリット回路基板が用
いられている。電子機器？：製品化する忙際し、その目
的および用途に厄じて小型化、軽量化および低価格で高
付加酒値の機能が図られ、それ故、上記電子機器の限ら
れた空間スペース（配設されるプリント回路基板へ実装
する電子機能素子は素子単体の作製の容易性２歩留りの
向上、小型化およびブリット回路基板への自動組立にお
いては高い効″４を目指した生産性が要求されている。 また。 電子機能素子、特に高密度に集積されたＬＳＩＪＰＣＣ
Ｄ、 Ｂ Ｂ Ｄ、 Ｓ Ｉ Ｔ （５ｔａｔｉｃ
ＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ の略）
、ＭＯ３７オトトランジスる。第７図Ａ、Ｂは従来の半
導体素子を実装した一例を示し、ｌ′ｆｆ１図Ａはプリ
ント回路基板Ｋ［子機症素子を実装した場合の平面図、
同図８はその部分断面図である。第７図Ａ、８におい
くは半導体素子を多量に製作する場合やプリント回路基
板に実装するのに適した摘取を備える半導体素子および
その実装方法に関する。 （従来の技術） 近時９ｗｔ子機能素子を実装した電子機器１えはスチー
ルカメラ、１！子カメラ、ＶＴＲカメラ等のＦ！＆慣装
置や内戊鏡撮影装置、自動生化学分析装置等の医療ｍ器
等においては、数多くのａｔＡのブリット回路基板が用
いられている。電子機器？：製品化する忙際し、その目
的および用途に厄じて小型化、軽量化および低価格で高
付加酒値の機能が図られ、それ故、上記電子機器の限ら
れた空間スペース（配設されるプリント回路基板へ実装
する電子機能素子は素子単体の作製の容易性２歩留りの
向上、小型化およびブリット回路基板への自動組立にお
いては高い効″４を目指した生産性が要求されている。 また。 電子機能素子、特に高密度に集積されたＬＳＩＪＰＣＣ
Ｄ、 Ｂ Ｂ Ｄ、 Ｓ Ｉ Ｔ （５ｔａｔｉｃ
ＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ の略）
、ＭＯ３７オトトランジスる。第７図Ａ、Ｂは従来の半
導体素子を実装した一例を示し、ｌ′ｆｆ１図Ａはプリ
ント回路基板Ｋ［子機症素子を実装した場合の平面図、
同図８はその部分断面図である。第７図Ａ、８におい
【
。 プリント回路基板ｌ上には、必要な回路パターン２（一
部２点鎖線内）が形成されており、これら回路パターン
２は、外部回路との入力および出力信号を授受する端子
パターン３に接続するよう忙パターンが形成されている
。上記回路パターン２上には、リードを折り曲げたＤＩ
Ｐ形のＩＣ４，フラットパック形のＩＣ５，キャンタイ
プのＩＣ６，抵抗７およびコンデンサ８等が接続されて
いる。上記ＩＣ４およびＩＣ５には、夫々に複数本の外
部リード４Ａ、４Ｂおよび５Ａ、５Ｂが対向して設けら
れ９回路パターン２と電気的にＩＰ続されている。（第
７図Ｂ）（発明が解決しようとする問題点） 上記ＩＣ４をプリント回路基板ＩＫ実装する場合、ＩＣ
４のパッケージより外部に複数本の外部リード４Ａ、４
Ｂが出ている為、＃基板１の大きさが限られている際に
は配線レイアウト。 即ち１回路パターン２の設計に制約がかかる。 更に、これら外部リードを考慮して配線レイアウトを行
なった場合、これら外部リードが占める平面的な空間ス
ペースによって、−路パターン２を有効に活用すること
ができない。即ち。 上記芭子機器内の限られたスペース疋配設するプリント
回路基板においては、閤密度に電子機能素子を実装する
ことが要求されている。その為には、上記ＩＣ４が備え
ている外部リードを不要にすれば、上記の空間スペース
に他の電子機１１！素子の実装が可能となり突張効率は
向上。 することになる。更に、ＩＣ５をプリント回路愚板ｌＶ
Ｃ実装する場合において９例えばＩＣ？５のパッケージ
本体の形状が６關角程度のＩＣでは外部リード５Ａ、５
Ｂの福は約１關以下であ検量・試験、自動組立ｉは内で
の搬送保持だブリット回路基板への配置などにおいて、
外部リードの折れ曲がり、折損およびパッケージ本体か
らの逸脱等の不具合がある。更に１曲がった状態のリー
ドを肋路パターンに自動半田付けを行なった場合にはＦ
ｔｅ続不良不良が発生する。通常、プリント回路基板の
実装試験は、全ての電子機能部品を実装した後に所定の
テスターで一気又は礪は的な特性試験を行なうものであ
るから例えば、半導体素子の外部リードが一本でも接続
不良のチェックがされると該Ｍ＆板は廃棄される。これ
は、非常に高価な半４体ｘ子を実装し−（いる場合は、
別にしても生産性の効率からも不良部分を再チェックし
て探し出すことは行なわれない。 更に上述の従来の半４体素子は、パッケージ材料として
セラミック等が多（用いられている為 コスト高となる
と共に該素子をａ作する場合は多量に製作し易い構成と
なっていないので。 大量生歯によるコスト低減および自動実装化の９ ｔＲ
Ｋ対応することが困難であった。 本発明の目的は、上述した従来の半導体素子およびその
尖鋭方法の櫨々の欠点ＶＣ層目してなされたもので、プ
リント回路基板への実装が容易で、且つ実装効阜が向上
する牛→体素子およびその実装方法を提供するものであ
る。 本発明の吏に他の目的は、プレート状ヱたはフィルム状
のチップキャリア１Ｃ＆作が容易で。 且つ低価格で生産効率が向上する半導体素子およびその
実装方法を提供するものである。 （問題点を解決するための手段および作用）久に１本発
明圧よる半導体素子およびその実装方法を添付図面を参
照して説明する。第１図Ａ、Ｂは本発明による半導体素
子に用いるプレート状またはフィルム状のチップキャリ
アの基本的な構成を示し、同図Ａは該チップキャリアの
外観斜視図、同図８は該チップキャリアのＡ−Ａ’矢戊
断面図を夫々に示す。 第１図Ａ、Ｂにおいてチップキャリア１１はガラス入り
エポキシ樹脂、ポリイミド樹脂等のプレート状のプリン
ト回路基板材料または樹脂製のフィルム状のテープキャ
リアで形成されている。チツプキャＩＪ ７１１は２例
えば矩形状。 山 円形状または多電形状の外観形状となっており。 その表面部１２には、上述の各種のＩ Ｃ，ＬＳＩおよ
びイメージセンサ−を形成した半導体チップ（図示せず
）を載置し接合する予定面１２Ａ（２点鎖線で示す）を
備えている。なお、予定面１２Ａはチップキャリア］１
＆Ｃ凹部状の窪み部を形成してもよい。矢にチップキャ
リア１１の表面部１２．側面部１３および基面部１４に
亘ってリードパターン１５が形成されている。 このリードパターン１５は、後述する半導体チップの配
線用の電極パッドとワイヤ・ボンディングにより接続さ
れるための表面部１２に形成した表面パターン１５Ａと
該表面パターン１５Ａと電気的に接続され、且つ、側面
部１３に形成したスルーホールを略半円形状に切断した
側面パター７１５Ｂと裏面部１４に形成した裏面パター
ン１５Ｃとで構成される。上記側面パターン１５Ｂと裏
面パターン１５ｃは、後述するプリント回路基板に形成
された回路パターンと所定の接続を行なうためのパター
ンである。なお。 上記予定面１２Ａの周囲には２図示しないが半導体チッ
プを載置し接合するための位置決め等の凸状のガイドラ
インまたは５字状の突起物を形成してもよい。 欠に、第２図は上述のチップキャリアに半導体チップを
実装し所定のワイヤ・ボンディング等を行ない、Ｘ子を
製作して、硬質、軟質または７レキツプルなプリント回
路基板に、該素子をＩＥ電気的接続して実装した一例を
示す外観斜視図である。なお、上述の第１図Ａ、Ｂで示
した各部材と同等の機能を有するＩ部材は同一の符号を
付記してその説明は省略する。上述のプレート状または
フィルム状のチップキャリア１１０表面部１２の予定面
１２Ａに接合された半導体チップ１６において、該チッ
プ１６に形成されている電極パッド１７と表面パターン
１５Ａとをワイヤ１８でボンディングして接続する。 その後、チップキャリア１１と半導体チップ１６を適当
な封止材料２例えばエポキシ樹脂、ポリイミド樹脂等の
樹脂でボンディング（図示せず）して封止する。パッケ
ージの形故においては。 例えば上記のように樹脂釦よるボッディングリス入りエ
ポキシ樹脂で＃イしたキャンプを設ける８度でよい。矢
に、ｇ出している側面パターン１５Ｂおよび裏面パター
ン１５Ｃ（図示せず）は、プリント（ロ）路基板２１に
形成された所定の回路設計に基づいた回路パターン２２
に半田付は処理４２３）、例えば自動半田付は或いは自
動組立装置等により接続される。 上述の構成によれば、リードパター／１５は。 表面パターン１５Ａ、側面パター７１５Ｂおよび裏面パ
ターン１５Ｃで？！ｌＩ改されているので。 通常のＩＣ等の構成におけるチップキャリア［のｗ１極
用パッドと外部リードを兼用でさ、外部リードレスのＩ
Ｃ％−得ることができる。更に５リードパターノ１５は
プリント回路基板のスルーホール技術で容易に製作する
ことができるため生産効率が高いものとなる。また、チ
ップキャリアの材料としては１通常のブリット回路基板
、７レギングル台プリント回路基材およびフィルム状の
テープ・キャリア等を用いろことができるので大社生産
による低価格化が可能となる・ （英陥例） 第３図Ａ、Ｂおよび第４図は本発明による半導体素子の
一実施例を示し、＄３図ＡおよびＢはナツプキャリアと
該チップキャリアに枠体を接合した外観＄１１園および
七〇Ａ −Ａ’矢視断面図を示す、また５第４図は半導
体素子を実装する場合の態様を示す平面図を示す。第３
図Ａ。 Ｂは上述の基本的な構成と巨１様であるので、１８１等
の機能を備える部材は同一の符号を付記してその説明は
省略する。枠体３１はチップキャリア】１と同様な材料
２例えばガラス入りエポキシ樹脂、ポリイミド樹脂等で
形成されるプリント回路基板材料や７レキングル・プリ
ント回路基材および各種の絶縁チップキャリアテープ等
で形成されているものとする。上記枠体３１は。 外形状の大きさはチップキャリア１１の外形状と回等か
、またはそれ以下であり、ポツティングの際に上記封止
材を光填するときに該封止材がチップキャリア１１の外
周面の表面部す流出しない程度の厚さであればよい。ま
た、この枠体３１は表面パターン１５Ａの薄膜を保護す
る役目も併わせもつものである。 第４図において、上述のチップキャリアと同等の基材４
１に、予め改定した外形状（２点鎖線で示す）のチンブ
キャリ７４２？：′？トリソクス状に整配列して形成す
る。このチップキャリア４２の略中心部分に、半導体チ
ップ（図示せず）を載置し接合するための予定面４３に
ＡｕメンキまたはＡｕ蒸屑によるタイγ・タッチ部４４
を形成する。このダイア・タッチ部４４に半導体チップ
を４１１性エポキシ系従看剤などにより従合し、該チッ
プの裏面からｌｆｔ極が取れるようになっている。更に
、半導体チップを原音する予定面４３のタイヤリンチ部
４４の周囲ＫＬ字状の凸部コーナーを形成してもよいし
、またタイヤ・タッチｓ４４のみでもよく、要は半導体
チップの形状或いは実装する半導体素子の形態に応じて
適宜ＶＣ選択して設けることができる。 次に、上記チンプ千ヤリア４２を区分する分割線４５（
２点鎖線で示す）を中心として対称に振り分けた所定の
位置ＶＣ表面パターン４６Ａ。 スルーホールで形成される（ｌｌｌｌｉパターン４６Ｂ
１ｏよび長面パター７（図示せず）から収るリードバタ
ー７４６なＣｕ箔の貼付、スルーホール技術等によって
形成する。次に、基材４１上の〉数個のチップキャリア
４２のダイア・タッチ部４４ｋＣｍ合した半導体チップ
（図示せず）に形成されたＫｍ用バンドと上記チップキ
ャリア４２ンこ形成された８面パターン４６Ａとをタイ
ヤ・ポツティングする。更に、エポキシＩ［ｉまたはポ
リイミド樹脂等で半４淳チップやチップキャリ７Ｓの表
面部をポツティングしてパッケージを形成するか、また
はポツテーイング後ガラス人りエボキ７７耐脂で形成し
たキヤ・／プを投げてパンケージする。多数１園の半纏
体チップを！装した後に、各々の半導体チップに対して
゛４気的諸特性や動作チェック（ＩＣテスト）を行なう
。 その後、上紀分害り線４５で切断することによって１点
々の半導体素子を得る。この半導体素子を自動半田付け
または自動組立装置等で所定の各極プリント回路基板等
にマウントを行って実装するものである。 本実施例によれば、外部リードのない半導体素子を得る
ことかできるので外部リードの折曲れ、折損等による不
良半導体菓子の発生や該素子を実装した各種プリント基
板等の廃棄による損害を未然に防止できる。更に９本実
施例による半導体素子は既存のプリント回路基板等の製
作技術を適用することによって容易に得ることができる
為、低価格に製作することができる。 第５図は本発明による半導体素子を実装するための更て
他の実施例を示す平面図である。同図において基材６１
は、ガラス入りエポキシ樹脂等で形成されたフィルム状
のテープキャリアである。 本実施列においては、基け６１の両端部の周辺に多数個
の連続したバー７オレーシヨン６２（以下、開孔という
）を形成して自動組立等における搬送（供給）が容易に
行なえるＵＩＣなっている。上記基材６１にチップキャ
リアを形成する予定面６３（２点鎖線で示す）を設ける
。 該予定面６３にチップキャリア６４を構成する。 せず）を載置し接合するために上述の実施例と同様Ｖｃ
Ａｕメッキ、 Ａｕ薄膜等を蒸着して形成する。次に
、上記チップキャリア６４に上述のＴｉ！３ｆ１１と同
様な表面パターン６５Ａ、スルーホール状に形成された
略半円状の１ｌＩＣｉｌｉパターン６５Ｂおよび裏面パ
ターン（図示せず）からなるリードパターン６５が形成
されている。上記リードパターン６５を形成した後１分
割＠６６に后って矩形状の開孔６７を打抜いて形成し。 基板６１上に夫々のチップキャリア６４間に接に接合し
た半導体チップ（図示せず）Ｋ形成された電極用パッド
と上記チツプキャＩ）７６４に形成された表面パターン
６５Ａとをワイヤ・ボッディングする。更に、エポキシ
樹脂またはポリイミド樹脂等で半導体チップやチップキ
ャリア等の表面部をボッディングしてパッケージを形成
するか、またはボンディングの風ガラス入りエポキシ樹
脂で形成したキャップを設けてパッケージする。多数個
の半導体チップ１に実装した後に、各々の半導体チップ
に対して電気的緒特性や動作チェック（ＩＣテスト）を
行なう。 その後、接続部６８を切断することによって個々の半導
体素子を得る。この半導体素子を自動半田付けまたは自
動組立装置等で所定の各種プリント回路基板等くマウン
トを行って実装するものである。 本実晦例によれば、外部リードのない半導体素子を得る
ことができるので外部リードの折−れ、折損等による不
良半導体素子の発生や該素子を実装した各攬ブリ／ト基
板等の廃棄による損害を未然に防止できる。更に２本＊
崗例による半導体素子はフィルム状のテープキャリアを
用い該デープキャリ７に開孔６２を形成しであるので、
自動組立装置等（おけるハンドリング（自動供給）Ｋ有
効である。 第６図Ａ、Ｂは２本発明＆ｌ：よる半導体素子の更に他
の実施例を示し、同図Ａは該素子に用いる枠体の外観斜
決図、同図Ｂはこの枠体を用いて半導体チップを多ｌ化
して５ｊ！装効率を上げるｓ改とした半導体素子の断面
図を夫々に示す。 第６図Ａ、Ｂにおいて、枠体７１は上述の夷地例に用い
た枠体と同様の材料で形成され、この枠体７１０表面部
７２に一体的に成型された接続片７３および半導体チッ
プ（図示せず）を載置し接合する予定面７４が形成され
ている。 予定面７４のダイア・タッチ部７５（２点鎖線で示す）
は、 ＡｕメッキやＡｕ薄膜が抱されており、上述の
実施例と同様に半導体チップを４１１ｃ性の接着剤で接
合するようになっている。 上述の種々の実施例と同様に、チップキャリア８１の表
面部８２．側面部８３および裏面部８４には、夫々釦表
面パターン８５Ａ、側面パターン８５Ｂおよび裏面パタ
ーン８５Ｃからなるリードパターン８５が形成されてい
る。また。 チップキャリア８１のダイア・タッチ部（図示せず）Ｋ
は、複数の電極用パッド８６を形成した半導体チップ８
７が接合されている。更に、上記枠体７１のタイ７、タ
ッチｍ＜図示せず）Ｋも同様に複数の電極用パッド８９
を形成した半導体チップ９０が接合されており、枠体７
１はチップキャリア８１にニ一体内に接合されている。 上記１！極用パツド８９とＩＩＣ他用パッド８６は。 複数の接続部７３間の隙間を介してワイヤ９１テ、更に
、を極用パッド８６と表面パターン８５Ａはワイヤ９２
で夫々（ワイヤ・ボンディングされ
。 プリント回路基板ｌ上には、必要な回路パターン２（一
部２点鎖線内）が形成されており、これら回路パターン
２は、外部回路との入力および出力信号を授受する端子
パターン３に接続するよう忙パターンが形成されている
。上記回路パターン２上には、リードを折り曲げたＤＩ
Ｐ形のＩＣ４，フラットパック形のＩＣ５，キャンタイ
プのＩＣ６，抵抗７およびコンデンサ８等が接続されて
いる。上記ＩＣ４およびＩＣ５には、夫々に複数本の外
部リード４Ａ、４Ｂおよび５Ａ、５Ｂが対向して設けら
れ９回路パターン２と電気的にＩＰ続されている。（第
７図Ｂ）（発明が解決しようとする問題点） 上記ＩＣ４をプリント回路基板ＩＫ実装する場合、ＩＣ
４のパッケージより外部に複数本の外部リード４Ａ、４
Ｂが出ている為、＃基板１の大きさが限られている際に
は配線レイアウト。 即ち１回路パターン２の設計に制約がかかる。 更に、これら外部リードを考慮して配線レイアウトを行
なった場合、これら外部リードが占める平面的な空間ス
ペースによって、−路パターン２を有効に活用すること
ができない。即ち。 上記芭子機器内の限られたスペース疋配設するプリント
回路基板においては、閤密度に電子機能素子を実装する
ことが要求されている。その為には、上記ＩＣ４が備え
ている外部リードを不要にすれば、上記の空間スペース
に他の電子機１１！素子の実装が可能となり突張効率は
向上。 することになる。更に、ＩＣ５をプリント回路愚板ｌＶ
Ｃ実装する場合において９例えばＩＣ？５のパッケージ
本体の形状が６關角程度のＩＣでは外部リード５Ａ、５
Ｂの福は約１關以下であ検量・試験、自動組立ｉは内で
の搬送保持だブリット回路基板への配置などにおいて、
外部リードの折れ曲がり、折損およびパッケージ本体か
らの逸脱等の不具合がある。更に１曲がった状態のリー
ドを肋路パターンに自動半田付けを行なった場合にはＦ
ｔｅ続不良不良が発生する。通常、プリント回路基板の
実装試験は、全ての電子機能部品を実装した後に所定の
テスターで一気又は礪は的な特性試験を行なうものであ
るから例えば、半導体素子の外部リードが一本でも接続
不良のチェックがされると該Ｍ＆板は廃棄される。これ
は、非常に高価な半４体ｘ子を実装し−（いる場合は、
別にしても生産性の効率からも不良部分を再チェックし
て探し出すことは行なわれない。 更に上述の従来の半４体素子は、パッケージ材料として
セラミック等が多（用いられている為 コスト高となる
と共に該素子をａ作する場合は多量に製作し易い構成と
なっていないので。 大量生歯によるコスト低減および自動実装化の９ ｔＲ
Ｋ対応することが困難であった。 本発明の目的は、上述した従来の半導体素子およびその
尖鋭方法の櫨々の欠点ＶＣ層目してなされたもので、プ
リント回路基板への実装が容易で、且つ実装効阜が向上
する牛→体素子およびその実装方法を提供するものであ
る。 本発明の吏に他の目的は、プレート状ヱたはフィルム状
のチップキャリア１Ｃ＆作が容易で。 且つ低価格で生産効率が向上する半導体素子およびその
実装方法を提供するものである。 （問題点を解決するための手段および作用）久に１本発
明圧よる半導体素子およびその実装方法を添付図面を参
照して説明する。第１図Ａ、Ｂは本発明による半導体素
子に用いるプレート状またはフィルム状のチップキャリ
アの基本的な構成を示し、同図Ａは該チップキャリアの
外観斜視図、同図８は該チップキャリアのＡ−Ａ’矢戊
断面図を夫々に示す。 第１図Ａ、Ｂにおいてチップキャリア１１はガラス入り
エポキシ樹脂、ポリイミド樹脂等のプレート状のプリン
ト回路基板材料または樹脂製のフィルム状のテープキャ
リアで形成されている。チツプキャＩＪ ７１１は２例
えば矩形状。 山 円形状または多電形状の外観形状となっており。 その表面部１２には、上述の各種のＩ Ｃ，ＬＳＩおよ
びイメージセンサ−を形成した半導体チップ（図示せず
）を載置し接合する予定面１２Ａ（２点鎖線で示す）を
備えている。なお、予定面１２Ａはチップキャリア］１
＆Ｃ凹部状の窪み部を形成してもよい。矢にチップキャ
リア１１の表面部１２．側面部１３および基面部１４に
亘ってリードパターン１５が形成されている。 このリードパターン１５は、後述する半導体チップの配
線用の電極パッドとワイヤ・ボンディングにより接続さ
れるための表面部１２に形成した表面パターン１５Ａと
該表面パターン１５Ａと電気的に接続され、且つ、側面
部１３に形成したスルーホールを略半円形状に切断した
側面パター７１５Ｂと裏面部１４に形成した裏面パター
ン１５Ｃとで構成される。上記側面パターン１５Ｂと裏
面パターン１５ｃは、後述するプリント回路基板に形成
された回路パターンと所定の接続を行なうためのパター
ンである。なお。 上記予定面１２Ａの周囲には２図示しないが半導体チッ
プを載置し接合するための位置決め等の凸状のガイドラ
インまたは５字状の突起物を形成してもよい。 欠に、第２図は上述のチップキャリアに半導体チップを
実装し所定のワイヤ・ボンディング等を行ない、Ｘ子を
製作して、硬質、軟質または７レキツプルなプリント回
路基板に、該素子をＩＥ電気的接続して実装した一例を
示す外観斜視図である。なお、上述の第１図Ａ、Ｂで示
した各部材と同等の機能を有するＩ部材は同一の符号を
付記してその説明は省略する。上述のプレート状または
フィルム状のチップキャリア１１０表面部１２の予定面
１２Ａに接合された半導体チップ１６において、該チッ
プ１６に形成されている電極パッド１７と表面パターン
１５Ａとをワイヤ１８でボンディングして接続する。 その後、チップキャリア１１と半導体チップ１６を適当
な封止材料２例えばエポキシ樹脂、ポリイミド樹脂等の
樹脂でボンディング（図示せず）して封止する。パッケ
ージの形故においては。 例えば上記のように樹脂釦よるボッディングリス入りエ
ポキシ樹脂で＃イしたキャンプを設ける８度でよい。矢
に、ｇ出している側面パターン１５Ｂおよび裏面パター
ン１５Ｃ（図示せず）は、プリント（ロ）路基板２１に
形成された所定の回路設計に基づいた回路パターン２２
に半田付は処理４２３）、例えば自動半田付は或いは自
動組立装置等により接続される。 上述の構成によれば、リードパター／１５は。 表面パターン１５Ａ、側面パター７１５Ｂおよび裏面パ
ターン１５Ｃで？！ｌＩ改されているので。 通常のＩＣ等の構成におけるチップキャリア［のｗ１極
用パッドと外部リードを兼用でさ、外部リードレスのＩ
Ｃ％−得ることができる。更に５リードパターノ１５は
プリント回路基板のスルーホール技術で容易に製作する
ことができるため生産効率が高いものとなる。また、チ
ップキャリアの材料としては１通常のブリット回路基板
、７レギングル台プリント回路基材およびフィルム状の
テープ・キャリア等を用いろことができるので大社生産
による低価格化が可能となる・ （英陥例） 第３図Ａ、Ｂおよび第４図は本発明による半導体素子の
一実施例を示し、＄３図ＡおよびＢはナツプキャリアと
該チップキャリアに枠体を接合した外観＄１１園および
七〇Ａ −Ａ’矢視断面図を示す、また５第４図は半導
体素子を実装する場合の態様を示す平面図を示す。第３
図Ａ。 Ｂは上述の基本的な構成と巨１様であるので、１８１等
の機能を備える部材は同一の符号を付記してその説明は
省略する。枠体３１はチップキャリア】１と同様な材料
２例えばガラス入りエポキシ樹脂、ポリイミド樹脂等で
形成されるプリント回路基板材料や７レキングル・プリ
ント回路基材および各種の絶縁チップキャリアテープ等
で形成されているものとする。上記枠体３１は。 外形状の大きさはチップキャリア１１の外形状と回等か
、またはそれ以下であり、ポツティングの際に上記封止
材を光填するときに該封止材がチップキャリア１１の外
周面の表面部す流出しない程度の厚さであればよい。ま
た、この枠体３１は表面パターン１５Ａの薄膜を保護す
る役目も併わせもつものである。 第４図において、上述のチップキャリアと同等の基材４
１に、予め改定した外形状（２点鎖線で示す）のチンブ
キャリ７４２？：′？トリソクス状に整配列して形成す
る。このチップキャリア４２の略中心部分に、半導体チ
ップ（図示せず）を載置し接合するための予定面４３に
ＡｕメンキまたはＡｕ蒸屑によるタイγ・タッチ部４４
を形成する。このダイア・タッチ部４４に半導体チップ
を４１１性エポキシ系従看剤などにより従合し、該チッ
プの裏面からｌｆｔ極が取れるようになっている。更に
、半導体チップを原音する予定面４３のタイヤリンチ部
４４の周囲ＫＬ字状の凸部コーナーを形成してもよいし
、またタイヤ・タッチｓ４４のみでもよく、要は半導体
チップの形状或いは実装する半導体素子の形態に応じて
適宜ＶＣ選択して設けることができる。 次に、上記チンプ千ヤリア４２を区分する分割線４５（
２点鎖線で示す）を中心として対称に振り分けた所定の
位置ＶＣ表面パターン４６Ａ。 スルーホールで形成される（ｌｌｌｌｉパターン４６Ｂ
１ｏよび長面パター７（図示せず）から収るリードバタ
ー７４６なＣｕ箔の貼付、スルーホール技術等によって
形成する。次に、基材４１上の〉数個のチップキャリア
４２のダイア・タッチ部４４ｋＣｍ合した半導体チップ
（図示せず）に形成されたＫｍ用バンドと上記チップキ
ャリア４２ンこ形成された８面パターン４６Ａとをタイ
ヤ・ポツティングする。更に、エポキシＩ［ｉまたはポ
リイミド樹脂等で半４淳チップやチップキャリ７Ｓの表
面部をポツティングしてパッケージを形成するか、また
はポツテーイング後ガラス人りエボキ７７耐脂で形成し
たキヤ・／プを投げてパンケージする。多数１園の半纏
体チップを！装した後に、各々の半導体チップに対して
゛４気的諸特性や動作チェック（ＩＣテスト）を行なう
。 その後、上紀分害り線４５で切断することによって１点
々の半導体素子を得る。この半導体素子を自動半田付け
または自動組立装置等で所定の各極プリント回路基板等
にマウントを行って実装するものである。 本実施例によれば、外部リードのない半導体素子を得る
ことかできるので外部リードの折曲れ、折損等による不
良半導体菓子の発生や該素子を実装した各種プリント基
板等の廃棄による損害を未然に防止できる。更に９本実
施例による半導体素子は既存のプリント回路基板等の製
作技術を適用することによって容易に得ることができる
為、低価格に製作することができる。 第５図は本発明による半導体素子を実装するための更て
他の実施例を示す平面図である。同図において基材６１
は、ガラス入りエポキシ樹脂等で形成されたフィルム状
のテープキャリアである。 本実施列においては、基け６１の両端部の周辺に多数個
の連続したバー７オレーシヨン６２（以下、開孔という
）を形成して自動組立等における搬送（供給）が容易に
行なえるＵＩＣなっている。上記基材６１にチップキャ
リアを形成する予定面６３（２点鎖線で示す）を設ける
。 該予定面６３にチップキャリア６４を構成する。 せず）を載置し接合するために上述の実施例と同様Ｖｃ
Ａｕメッキ、 Ａｕ薄膜等を蒸着して形成する。次に
、上記チップキャリア６４に上述のＴｉ！３ｆ１１と同
様な表面パターン６５Ａ、スルーホール状に形成された
略半円状の１ｌＩＣｉｌｉパターン６５Ｂおよび裏面パ
ターン（図示せず）からなるリードパターン６５が形成
されている。上記リードパターン６５を形成した後１分
割＠６６に后って矩形状の開孔６７を打抜いて形成し。 基板６１上に夫々のチップキャリア６４間に接に接合し
た半導体チップ（図示せず）Ｋ形成された電極用パッド
と上記チツプキャＩ）７６４に形成された表面パターン
６５Ａとをワイヤ・ボッディングする。更に、エポキシ
樹脂またはポリイミド樹脂等で半導体チップやチップキ
ャリア等の表面部をボッディングしてパッケージを形成
するか、またはボンディングの風ガラス入りエポキシ樹
脂で形成したキャップを設けてパッケージする。多数個
の半導体チップ１に実装した後に、各々の半導体チップ
に対して電気的緒特性や動作チェック（ＩＣテスト）を
行なう。 その後、接続部６８を切断することによって個々の半導
体素子を得る。この半導体素子を自動半田付けまたは自
動組立装置等で所定の各種プリント回路基板等くマウン
トを行って実装するものである。 本実晦例によれば、外部リードのない半導体素子を得る
ことができるので外部リードの折−れ、折損等による不
良半導体素子の発生や該素子を実装した各攬ブリ／ト基
板等の廃棄による損害を未然に防止できる。更に２本＊
崗例による半導体素子はフィルム状のテープキャリアを
用い該デープキャリ７に開孔６２を形成しであるので、
自動組立装置等（おけるハンドリング（自動供給）Ｋ有
効である。 第６図Ａ、Ｂは２本発明＆ｌ：よる半導体素子の更に他
の実施例を示し、同図Ａは該素子に用いる枠体の外観斜
決図、同図Ｂはこの枠体を用いて半導体チップを多ｌ化
して５ｊ！装効率を上げるｓ改とした半導体素子の断面
図を夫々に示す。 第６図Ａ、Ｂにおいて、枠体７１は上述の夷地例に用い
た枠体と同様の材料で形成され、この枠体７１０表面部
７２に一体的に成型された接続片７３および半導体チッ
プ（図示せず）を載置し接合する予定面７４が形成され
ている。 予定面７４のダイア・タッチ部７５（２点鎖線で示す）
は、 ＡｕメッキやＡｕ薄膜が抱されており、上述の
実施例と同様に半導体チップを４１１ｃ性の接着剤で接
合するようになっている。 上述の種々の実施例と同様に、チップキャリア８１の表
面部８２．側面部８３および裏面部８４には、夫々釦表
面パターン８５Ａ、側面パターン８５Ｂおよび裏面パタ
ーン８５Ｃからなるリードパターン８５が形成されてい
る。また。 チップキャリア８１のダイア・タッチ部（図示せず）Ｋ
は、複数の電極用パッド８６を形成した半導体チップ８
７が接合されている。更に、上記枠体７１のタイ７、タ
ッチｍ＜図示せず）Ｋも同様に複数の電極用パッド８９
を形成した半導体チップ９０が接合されており、枠体７
１はチップキャリア８１にニ一体内に接合されている。 上記１！極用パツド８９とＩＩＣ他用パッド８６は。 複数の接続部７３間の隙間を介してワイヤ９１テ、更に
、を極用パッド８６と表面パターン８５Ａはワイヤ９２
で夫々（ワイヤ・ボンディングされ
【いる。なお１本冥
織例では封止材によるボッディングは省略して示しであ
る。 本実施例によれば、上述の攬々の実施例の考ａに加えて
、多数個の半導体チップを横１化できるので、半導体素
子の占有面積を小さくできると共に高密度の実装が可能
となる。本実施例Ｉｔ 例ｔば上述のイメージセンサ−
〈適用することができる。すなわち、上記半導体チップ
８７を受光回路領域を形成した半導体チップとＩ。。 半導体チップ８３を信号処理回路領域を形成した半導体
チップでイメージセンサ−を構成する。 このような構成によつ℃受光回路領域への光照射の際に
、信号処理回路領域に光照射の漏れによる温度変化によ
って信号処理回路が０動作するのを防止することができ
る。また、このような構成のイメージセンサは、狭い空
間スペースに実長する場合に効果的である。例えば、内
視鏡撮影装置等においては、近年、半導体によるイメー
ジ七／サーを体内挿入部の先端に５Ｉ！装し直伐砿察や
写真撮影する場合の撮像素子として用いることが研究・
開発されている。この場合。 上記体内挿入部の先端にイメージセンサ−を実装するた
めＫは、小型化ができ、且つ、高！？のイメージセンサ
ーが要求される。すなわち。 体内挿入部には、患部を照明する光学ファイバーで製作
されたライトガイド、鉗子や送排気パイプや送排水パイ
プ等の処置具が設けられている。従って１体内挿入部の
外形は出来る限り小さくすることが要求され、従来のイ
メージセンサ−のように受光回路領域と信号処理回路領
域を並設した半導体チップを用いることは不都合であっ
た。このようなイメージセンサ−に本発明を適用するこ
とによって占有面積を小さくできるので・ｆメージセ７
−１４−ｔｌＪ型化に実装でき。 且つ、高密度の実装が可能どなる。 本発明は上述した種々の実施例に限定されるものではな
く幾多の変更、変形ができるものである。例えば、プレ
ート状のチップキャリア【基材】にパー７オレーソヨン
または該パー７オレーンヨンに準じた自動供給用の連続
或いは間欠送り用の開孔や表面にフック等を設けてもよ
い。 また、フィルム状のテープキャリアに複数列のチップキ
ャリアを連続的く形収することもでき。 これによって生産効率を高めることもできる。 （発明の効果） 以上の説明から明らかなように本発明による半導体素子
およびその実装方法は半導体チップを実装するチップキ
ャリアをプレート状チップキャリア又はフィルム状デー
プキャリアから得ることができるので安価に製作するこ
とができる。支圧２本発明によれば半導体チップを実装
し所定の動作テストおよび自動組立におけるハンドリン
グ（自動供給等）が容易に行なうことができるので生産
効率が同上する。
織例では封止材によるボッディングは省略して示しであ
る。 本実施例によれば、上述の攬々の実施例の考ａに加えて
、多数個の半導体チップを横１化できるので、半導体素
子の占有面積を小さくできると共に高密度の実装が可能
となる。本実施例Ｉｔ 例ｔば上述のイメージセンサ−
〈適用することができる。すなわち、上記半導体チップ
８７を受光回路領域を形成した半導体チップとＩ。。 半導体チップ８３を信号処理回路領域を形成した半導体
チップでイメージセンサ−を構成する。 このような構成によつ℃受光回路領域への光照射の際に
、信号処理回路領域に光照射の漏れによる温度変化によ
って信号処理回路が０動作するのを防止することができ
る。また、このような構成のイメージセンサは、狭い空
間スペースに実長する場合に効果的である。例えば、内
視鏡撮影装置等においては、近年、半導体によるイメー
ジ七／サーを体内挿入部の先端に５Ｉ！装し直伐砿察や
写真撮影する場合の撮像素子として用いることが研究・
開発されている。この場合。 上記体内挿入部の先端にイメージセンサ−を実装するた
めＫは、小型化ができ、且つ、高！？のイメージセンサ
ーが要求される。すなわち。 体内挿入部には、患部を照明する光学ファイバーで製作
されたライトガイド、鉗子や送排気パイプや送排水パイ
プ等の処置具が設けられている。従って１体内挿入部の
外形は出来る限り小さくすることが要求され、従来のイ
メージセンサ−のように受光回路領域と信号処理回路領
域を並設した半導体チップを用いることは不都合であっ
た。このようなイメージセンサ−に本発明を適用するこ
とによって占有面積を小さくできるので・ｆメージセ７
−１４−ｔｌＪ型化に実装でき。 且つ、高密度の実装が可能どなる。 本発明は上述した種々の実施例に限定されるものではな
く幾多の変更、変形ができるものである。例えば、プレ
ート状のチップキャリア【基材】にパー７オレーソヨン
または該パー７オレーンヨンに準じた自動供給用の連続
或いは間欠送り用の開孔や表面にフック等を設けてもよ
い。 また、フィルム状のテープキャリアに複数列のチップキ
ャリアを連続的く形収することもでき。 これによって生産効率を高めることもできる。 （発明の効果） 以上の説明から明らかなように本発明による半導体素子
およびその実装方法は半導体チップを実装するチップキ
ャリアをプレート状チップキャリア又はフィルム状デー
プキャリアから得ることができるので安価に製作するこ
とができる。支圧２本発明によれば半導体チップを実装
し所定の動作テストおよび自動組立におけるハンドリン
グ（自動供給等）が容易に行なうことができるので生産
効率が同上する。
第１図Ａは本発明による半導体素子の基本的な構成を示
す外観斜視図、同図Ｂは該素子の断面図。 第２図は該素子をプリント回路基板に実装した場合の外
観斜携図。 第３図Ａは本発明の半導体素子の一実箔例を示す外観斜
視図。 同図Ｂは該素子の断面図、第４図は該素子を実装する場
合の聾様を示す平面ば。 第５図は本発明の半導体素子を実装する場合の更に他の
夾瑚例を示す平面図。 攬６図Ａは本発明による半導体素子の更に他の１！施例
を示す外観斜視図、同図Ｂは蚊素子の断面図。 ｗＣ７図は従来の電子串能累子を実装したプリント回路
基板の概要を示す平面図を夫々に示す。 １１．４２．６３−・チップキャリア。 １６．８７．９０・・・半導体チップ。 １５Ａ、４４Ａ、６５Ａ、８５Ａ・・表面パター７゜１
５８．４４８，６５Ｂ、８５Ｂ・・＠面パターン。 １５Ｃ，４４Ｃ，８５Ｃ・・・裏面バターノ。 １５．４４，６５．８５・−・リードパターン。 １７−・電極用パッド。 ３１．７１・・・枠体。 ６２・・・パー７オレーンヨン。
す外観斜視図、同図Ｂは該素子の断面図。 第２図は該素子をプリント回路基板に実装した場合の外
観斜携図。 第３図Ａは本発明の半導体素子の一実箔例を示す外観斜
視図。 同図Ｂは該素子の断面図、第４図は該素子を実装する場
合の聾様を示す平面ば。 第５図は本発明の半導体素子を実装する場合の更に他の
夾瑚例を示す平面図。 攬６図Ａは本発明による半導体素子の更に他の１！施例
を示す外観斜視図、同図Ｂは蚊素子の断面図。 ｗＣ７図は従来の電子串能累子を実装したプリント回路
基板の概要を示す平面図を夫々に示す。 １１．４２．６３−・チップキャリア。 １６．８７．９０・・・半導体チップ。 １５Ａ、４４Ａ、６５Ａ、８５Ａ・・表面パター７゜１
５８．４４８，６５Ｂ、８５Ｂ・・＠面パターン。 １５Ｃ，４４Ｃ，８５Ｃ・・・裏面バターノ。 １５．４４，６５．８５・−・リードパターン。 １７−・電極用パッド。 ３１．７１・・・枠体。 ６２・・・パー７オレーンヨン。
Claims (1)
- 【特許請求の範囲】 １、半導体チップを接合する予定面を形成したプレート
状チップキャリアまたはフィルム状テープキャリアから
なるチップキャリアと、上記チップキャリアの周面に形
成した表面パターンと略半円状のスルーホールで形成し
た側面パターンと裏面パターンから成るリードパターン
を備えたことを特徴とする半導体素子。 ２、上記チップキャリア上に枠体を固定したことを特徴
とする特許請求の範囲第１項記載の半導体素子。 ３、自動供給用のパーフォレーションを形成したプレー
ト状チップキャリアまたはフィルム状テープキャリアに
半導体チップを設けるチップキャリアを形成し、上記チ
ップキャリアの予定面に半導体チップを接合し、該半導
体チップに形成した電極用パッドと上記チップキャリア
に形成したリードパターンとをワイヤ、ボンディングし
た後に樹脂でポツテインし、上記プレート状チップキャ
リアまたはフィルム状チップキャリアを移動する際にパ
ーフォレーションを用い、半導体素子を実装することを
特徴とする半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183712A JPS6243139A (ja) | 1985-08-21 | 1985-08-21 | 半導体素子およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183712A JPS6243139A (ja) | 1985-08-21 | 1985-08-21 | 半導体素子およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243139A true JPS6243139A (ja) | 1987-02-25 |
Family
ID=16140638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183712A Pending JPS6243139A (ja) | 1985-08-21 | 1985-08-21 | 半導体素子およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243139A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512740U (ja) * | 1991-07-26 | 1993-02-19 | 西芝電機株式会社 | すべり軸受装置 |
| EP0683519A2 (en) * | 1994-05-09 | 1995-11-22 | Matsushita Electric Industrial Co., Ltd. | A hybrid IC |
| US5499446A (en) * | 1993-12-01 | 1996-03-19 | Nec Corporation | Method for manufacturing printed circuit board with through-hole |
| US5499447A (en) * | 1993-12-17 | 1996-03-19 | Nec Corporation | Method for manufacturing a printed circuit board having electrodes on end surface of substrate |
| EP0790653A3 (en) * | 1995-09-01 | 1998-04-15 | Canon Kabushiki Kaisha | IC package and its assembly method |
| EP1732132A1 (en) * | 2005-06-06 | 2006-12-13 | Ching-Fu Tsou | Array-type modularized light-emitting diode structure and method for packaging the structure |
-
1985
- 1985-08-21 JP JP60183712A patent/JPS6243139A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512740U (ja) * | 1991-07-26 | 1993-02-19 | 西芝電機株式会社 | すべり軸受装置 |
| US5499446A (en) * | 1993-12-01 | 1996-03-19 | Nec Corporation | Method for manufacturing printed circuit board with through-hole |
| US5499447A (en) * | 1993-12-17 | 1996-03-19 | Nec Corporation | Method for manufacturing a printed circuit board having electrodes on end surface of substrate |
| EP0683519A2 (en) * | 1994-05-09 | 1995-11-22 | Matsushita Electric Industrial Co., Ltd. | A hybrid IC |
| EP0790653A3 (en) * | 1995-09-01 | 1998-04-15 | Canon Kabushiki Kaisha | IC package and its assembly method |
| US6383835B1 (en) | 1995-09-01 | 2002-05-07 | Canon Kabushiki Kaisha | IC package having a conductive material at least partially filling a recess |
| EP1732132A1 (en) * | 2005-06-06 | 2006-12-13 | Ching-Fu Tsou | Array-type modularized light-emitting diode structure and method for packaging the structure |
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