JPH02192155A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02192155A JPH02192155A JP1120789A JP1120789A JPH02192155A JP H02192155 A JPH02192155 A JP H02192155A JP 1120789 A JP1120789 A JP 1120789A JP 1120789 A JP1120789 A JP 1120789A JP H02192155 A JPH02192155 A JP H02192155A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- bumps
- inner signal
- conductor layer
- internal signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
従来の半導体装置では、回路の多くの部分で共通に同位
相で使用する信号の配線を半導体チップ上に他の信号、
電源配線と同一工程で形成していた。
相で使用する信号の配線を半導体チップ上に他の信号、
電源配線と同一工程で形成していた。
上述した従来の半導体装置は、回路で共通に同位相で使
用する信号の配線を他の信号、電源配線と同様に半導体
チップ上に設けている。しかしながら、回路で共通に同
位相で使用する信号の配線は分岐本数が多く、−点から
出発して半導体チップ上の多数の点に配線されるため、
その構成が複雑になり、配線本数の多い部分ができる。
用する信号の配線を他の信号、電源配線と同様に半導体
チップ上に設けている。しかしながら、回路で共通に同
位相で使用する信号の配線は分岐本数が多く、−点から
出発して半導体チップ上の多数の点に配線されるため、
その構成が複雑になり、配線本数の多い部分ができる。
配線本数が多いことと、部分的に配線密度を高くするた
め、チップ全体の配線効率を低下させ、チップサイズを
増加させ、チップ構造コストを増加させるという欠点が
ある。
め、チップ全体の配線効率を低下させ、チップサイズを
増加させ、チップ構造コストを増加させるという欠点が
ある。
また、信号線のインピーダンスを下げる為に配線幅を他
の配線に比べ広くする必要があるが、これもさらにチッ
プの寸法を増加させる原因となる。
の配線に比べ広くする必要があるが、これもさらにチッ
プの寸法を増加させる原因となる。
本発明の半導体装置は、パッケージ本体の表面に設けた
素子載置部の中央に設すな導体層と、前記導体層の周囲
に設けた外部回路接続用リードと、周縁部に設けた外部
回路接続用バンプを前記外部回路接続用リートに接続し
７て前記素子載置部に搭載しな用′導体チップと、前記
半導体チップに設けて前記導体層と接続し前記半導体チ
ップの内部信号を出力する内部信号出力用バンプと、前
記半導体チップに設けて前記導体層と接続し前記内部信
号を入力する内部信号入力用バンプとを有している。
素子載置部の中央に設すな導体層と、前記導体層の周囲
に設けた外部回路接続用リードと、周縁部に設けた外部
回路接続用バンプを前記外部回路接続用リートに接続し
７て前記素子載置部に搭載しな用′導体チップと、前記
半導体チップに設けて前記導体層と接続し前記半導体チ
ップの内部信号を出力する内部信号出力用バンプと、前
記半導体チップに設けて前記導体層と接続し前記内部信
号を入力する内部信号入力用バンプとを有している。
次に、本発明について図面を参照して説明する。
第１図（ａｉ、（ｂ）は本発明の第１の実施例を示す一
部切欠平面図及びＡ−Ａ’線断面図、第２図は本発明の
第１の実施例の等価回路国である。
部切欠平面図及びＡ−Ａ’線断面図、第２図は本発明の
第１の実施例の等価回路国である。
第１図（ａ＞、（ｂ）及び第２図に示ずように、パッケ
ージ本体６の表面に設けた素子載置部の中央に選択的に
導体ＷＪ７を設け、導体層７の周囲に外部回路接続用の
リード］を配列して設（つる。次に、周縁部にリード１
の配列に対応して設けた外部回路接続用バンプ２と導体
層７の領域に対応して設けた内部信号出力用バンプ４と
、ハンプ４と電気的に接続して前記内部信号を入力する
ための複数の内部信号入力用バンプ３とを有する半導体
チップ５のバンプ２とリード１のそれぞれを対応させて
接続し、且つ、バンプ４とハンプ３とを導体層７を介し
て電気的に接続する。
ージ本体６の表面に設けた素子載置部の中央に選択的に
導体ＷＪ７を設け、導体層７の周囲に外部回路接続用の
リード］を配列して設（つる。次に、周縁部にリード１
の配列に対応して設けた外部回路接続用バンプ２と導体
層７の領域に対応して設けた内部信号出力用バンプ４と
、ハンプ４と電気的に接続して前記内部信号を入力する
ための複数の内部信号入力用バンプ３とを有する半導体
チップ５のバンプ２とリード１のそれぞれを対応させて
接続し、且つ、バンプ４とハンプ３とを導体層７を介し
て電気的に接続する。
このようにして、内部信号ドライバ８より内部信号出力
用バンプ４に供給された内部信号が低インピーダンスの
導体層７を経由して複数の内部信号入力用バンプ３に入
力され、バンプ３に接続されている回路セル９のそれぞ
れに供給される。
用バンプ４に供給された内部信号が低インピーダンスの
導体層７を経由して複数の内部信号入力用バンプ３に入
力され、バンプ３に接続されている回路セル９のそれぞ
れに供給される。
第３図は本発明の第２の実施例を説明するためのパッケ
ージ本体の導体層のレイアウト図、第４図は本発明の第
２の実施例を説明するための半導体チップの平面図であ
る。
ージ本体の導体層のレイアウト図、第４図は本発明の第
２の実施例を説明するための半導体チップの平面図であ
る。
第３図及び第４図に示すように、パッケージ本体６の素
子載置部に設けた導体層が４分割された導体層７ａ、７
ｂ、７ｃ、７ｄからなり、対応して搭載される半導体チ
ップ５の上の導体層７ａ。
子載置部に設けた導体層が４分割された導体層７ａ、７
ｂ、７ｃ、７ｄからなり、対応して搭載される半導体チ
ップ５の上の導体層７ａ。
７ｂ、７ｃ、７ｄのそれぞれに対応する領域に内部信号
出力用バンプ４ａ、４ｂ、４ｃ、４ｄと内部信号入力用
バンプ３ａ、３ｂ、３ｃ、３ｄをそれぞれ設け、リード
１とバンプ２を対応させて前記素子載置部に半導体チッ
プ５を搭載する以外は第１の実施例と同じ構成を有して
おり、半導体チップ５の内部で複数の内部信号を低イン
ピーダンスの導体層７ａ、７ｂ、７ｃ、７ｄをそれぞれ
経由して回路セルのそれぞれに接続できる。
出力用バンプ４ａ、４ｂ、４ｃ、４ｄと内部信号入力用
バンプ３ａ、３ｂ、３ｃ、３ｄをそれぞれ設け、リード
１とバンプ２を対応させて前記素子載置部に半導体チッ
プ５を搭載する以外は第１の実施例と同じ構成を有して
おり、半導体チップ５の内部で複数の内部信号を低イン
ピーダンスの導体層７ａ、７ｂ、７ｃ、７ｄをそれぞれ
経由して回路セルのそれぞれに接続できる。
以北説明したように本発明は、半導体チップ上の信号を
内部信号出力用バンプを通して取り出し、パッケージ十
に形成された低インピーダンスの導体層を経由して、同
一半導体チップ上に設けられな内部信号入力用バンプに
入力し、半導体チップ内の回路セルのそれぞれに供給す
ることにより、半導体チップ面積を増加させることなく
、同位相で電位降下のない信号配線ができる効果がある
。
内部信号出力用バンプを通して取り出し、パッケージ十
に形成された低インピーダンスの導体層を経由して、同
一半導体チップ上に設けられな内部信号入力用バンプに
入力し、半導体チップ内の回路セルのそれぞれに供給す
ることにより、半導体チップ面積を増加させることなく
、同位相で電位降下のない信号配線ができる効果がある
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す一
部切欠平面図及びＡ−Ａ′線断面図、第２図は本発明の
第１の実施例の等価回路図、第３図は本発明の第２の実
施例を説明するためのパッケージ本体の導体層のレイア
ウト図、第４図は本発明の第２の実施例を説明するたの
半導体チップの平面図である。 １・・・リード、２・・・外部回路接続用バンプ、３３
ａ、３ｂ、３ｃ、３ｄ・・内部信号入力用ハンプ、４．
４ａ、４ｂ、４ｃ、４ｃｌ−１内部信号出力用バンプ、
５・・・半導体チップ、６・・パッケージ本体、７．７
ａ、７ｂ、７ｃ、７ｄ・・・導体層、８・・・内部信号
ドライバ、９・・・回路セル。 ６ 代理人弁理士内原 晋
部切欠平面図及びＡ−Ａ′線断面図、第２図は本発明の
第１の実施例の等価回路図、第３図は本発明の第２の実
施例を説明するためのパッケージ本体の導体層のレイア
ウト図、第４図は本発明の第２の実施例を説明するたの
半導体チップの平面図である。 １・・・リード、２・・・外部回路接続用バンプ、３３
ａ、３ｂ、３ｃ、３ｄ・・内部信号入力用ハンプ、４．
４ａ、４ｂ、４ｃ、４ｃｌ−１内部信号出力用バンプ、
５・・・半導体チップ、６・・パッケージ本体、７．７
ａ、７ｂ、７ｃ、７ｄ・・・導体層、８・・・内部信号
ドライバ、９・・・回路セル。 ６ 代理人弁理士内原 晋
Claims (1)
- パッケージ本体の表面に設けた素子載置部の中央に設け
た導体層と、前記導体層の周囲に設けた外部回路接続用
リードと、周縁部に設けた外部回路接続用バンプを前記
外部回路接続用リードに接続して前記素子載置部に搭載
した半導体チップと、前記半導体チップに設けて前記導
体層と接続し前記半導体チップの内部信号を出力する内
部信号出力用バンプと、前記半導体チップに設けて前記
導体層と接続し前記内部信号を入力する内部信号入力用
バンプとを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120789A JPH02192155A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120789A JPH02192155A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192155A true JPH02192155A (ja) | 1990-07-27 |
Family
ID=11771562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120789A Pending JPH02192155A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804573B2 (en) | 1996-09-20 | 2010-09-28 | Renesas Technology Corp. | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| JP2015056420A (ja) * | 2013-09-10 | 2015-03-23 | 株式会社メガチップス | Ｅｓｄ保護回路 |
-
1989
- 1989-01-19 JP JP1120789A patent/JPH02192155A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804573B2 (en) | 1996-09-20 | 2010-09-28 | Renesas Technology Corp. | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| US7876414B2 (en) | 1996-09-20 | 2011-01-25 | Renesas Electronics Corporation | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| US8009259B2 (en) | 1996-09-20 | 2011-08-30 | Renesas Electronics Corporation | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| JP2015056420A (ja) * | 2013-09-10 | 2015-03-23 | 株式会社メガチップス | Ｅｓｄ保護回路 |
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