JPH1131787A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1131787A JPH1131787A JP18809697A JP18809697A JPH1131787A JP H1131787 A JPH1131787 A JP H1131787A JP 18809697 A JP18809697 A JP 18809697A JP 18809697 A JP18809697 A JP 18809697A JP H1131787 A JPH1131787 A JP H1131787A
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- JP
- Japan
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- wiring
- wiring layer
- layer
- wirings
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Abstract
(57)【要約】
【課題】 従来の配線方式は、最短距離化が困難で、ま
た、配線の低抵抗化のため配線ピッチを広げる場合に、
配線量が減少するとともに、配線間カップリング容量に
よるクロストークの影響が大きく、信号遅延のばらつき
が大きかった。 【解決手段】 例えば５層配線技術を適用した半導体集
積回路において、２層目の配線と３層目の配線をそれぞ
れ直交座標系のＸ方向とＹ方向に配設したとき、４層目
の配線と５層目の配線は上記２層目と３層目の配線の方
向に対して４５°ずらした直交座標系のＸ方向とＹ方向
にそれぞれ配設するようにした。
た、配線の低抵抗化のため配線ピッチを広げる場合に、
配線量が減少するとともに、配線間カップリング容量に
よるクロストークの影響が大きく、信号遅延のばらつき
が大きかった。 【解決手段】 例えば５層配線技術を適用した半導体集
積回路において、２層目の配線と３層目の配線をそれぞ
れ直交座標系のＸ方向とＹ方向に配設したとき、４層目
の配線と５層目の配線は上記２層目と３層目の配線の方
向に対して４５°ずらした直交座標系のＸ方向とＹ方向
にそれぞれ配設するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには半導体チップ上に形成される配線パターンに
適用して有効な技術に関し、例えば半導体集積回路の多
層配線に利用して有効な技術に関する。
術さらには半導体チップ上に形成される配線パターンに
適用して有効な技術に関し、例えば半導体集積回路の多
層配線に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、ゲートアレイ等の論理ＬＳＩ（大
規模集積回路）においては、５層程度の多層配線が使用
されている。図６は従来の論理ＬＳＩにおける一般的な
配線パターン例を示す。
規模集積回路）においては、５層程度の多層配線が使用
されている。図６は従来の論理ＬＳＩにおける一般的な
配線パターン例を示す。
【０００３】同図において、Ｌ２１，Ｌ２２，‥‥Ｌ２
ｎは２層目のメタル層からなる縦方向の配線、またＬ３
１，Ｌ３２，‥‥Ｌ３ｎは３層目のメタル層からなる横
方向の配線、Ｌ４１，Ｌ４２，‥‥Ｌ４ｎは４層目のメ
タル層からなる縦方向の配線、Ｌ５１，Ｌ５２，‥‥Ｌ
５ｎは５層目のメタル層からなる横方向の配線で、縦方
向と横方向に交互に配設されて全体として格子状をなす
ようにされていた。また、上層の配線ほど長距離の回路
間の接続に使用され、低抵抗化のため配線断面を大きく
する必要があり、配線ピッチも４層目は２層目の２倍、
５層目は３層目の２倍というように設計されていた。こ
こで、上層配線のピッチを下層の２倍としているのは、
ピッチを整数倍にするのが最も設計がし易いとともに、
整数倍にしておくと上層と下層の配線が重なり合ってパ
ッシベーション膜表面の段差が大きくなるのを防止する
ことができるためである。なお、１層目のメタル層は回
路セル内すなわち近距離の素子間の接続に使用されてい
た。
ｎは２層目のメタル層からなる縦方向の配線、またＬ３
１，Ｌ３２，‥‥Ｌ３ｎは３層目のメタル層からなる横
方向の配線、Ｌ４１，Ｌ４２，‥‥Ｌ４ｎは４層目のメ
タル層からなる縦方向の配線、Ｌ５１，Ｌ５２，‥‥Ｌ
５ｎは５層目のメタル層からなる横方向の配線で、縦方
向と横方向に交互に配設されて全体として格子状をなす
ようにされていた。また、上層の配線ほど長距離の回路
間の接続に使用され、低抵抗化のため配線断面を大きく
する必要があり、配線ピッチも４層目は２層目の２倍、
５層目は３層目の２倍というように設計されていた。こ
こで、上層配線のピッチを下層の２倍としているのは、
ピッチを整数倍にするのが最も設計がし易いとともに、
整数倍にしておくと上層と下層の配線が重なり合ってパ
ッシベーション膜表面の段差が大きくなるのを防止する
ことができるためである。なお、１層目のメタル層は回
路セル内すなわち近距離の素子間の接続に使用されてい
た。
【０００４】
【発明が解決しようとする課題】図６に示すような従来
の配線方式にあっては、配線方向がＸ，Ｙの２方向であ
るため、あるポイントから他のポイントへ配線を引く場
合に配線を引き出す方向が上下左右の４方向しかないた
め、最短距離化が困難であった。
の配線方式にあっては、配線方向がＸ，Ｙの２方向であ
るため、あるポイントから他のポイントへ配線を引く場
合に配線を引き出す方向が上下左右の４方向しかないた
め、最短距離化が困難であった。
【０００５】また、配線の低抵抗化のため配線ピッチを
広げる場合に、ピッチを２倍にすることにより同一面積
内において引ける配線数が１／２になってしまい、配線
量が減少するという問題点があった。さらに、２層目と
４層目の配線および３層目と５層目の配線が同一方向の
配線すなわち並行配線であるため、カップリング容量に
よるクロストークの影響が大きく、信号遅延のばらつき
の要因になり、回路の高速化を阻害するという問題点も
あった。
広げる場合に、ピッチを２倍にすることにより同一面積
内において引ける配線数が１／２になってしまい、配線
量が減少するという問題点があった。さらに、２層目と
４層目の配線および３層目と５層目の配線が同一方向の
配線すなわち並行配線であるため、カップリング容量に
よるクロストークの影響が大きく、信号遅延のばらつき
の要因になり、回路の高速化を阻害するという問題点も
あった。
【０００６】この発明の目的は、半導体集積回路装置に
おいて従来の方式に比べて最短距離配線が容易な配線技
術を提供することにある。
おいて従来の方式に比べて最短距離配線が容易な配線技
術を提供することにある。
【０００７】この発明の他の目的は、配線の低抵抗化の
ため配線ピッチを広げる場合に、ピッチを整数倍にする
必要性をなくし、同一面積内において引ける配線数をそ
れほど減少させることなく配線断面を大きくすることが
可能な配線技術を提供することにある。
ため配線ピッチを広げる場合に、ピッチを整数倍にする
必要性をなくし、同一面積内において引ける配線数をそ
れほど減少させることなく配線断面を大きくすることが
可能な配線技術を提供することにある。
【０００８】この発明のさらに他の目的は、配線間の容
量を減らし、配線間クロストークの低減および信号遅延
の減少を図ることが可能な配線技術を提供することにあ
る。
量を減らし、配線間クロストークの低減および信号遅延
の減少を図ることが可能な配線技術を提供することにあ
る。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、例えば５層配線技術を適用した
半導体集積回路において、２層目の配線と３層目の配線
をそれぞれ直交座標系のＸ方向とＹ方向に配設したと
き、４層目の配線と５層目の配線は上記２層目と３層目
の配線の方向に対して４５°ずらした直交座標系のＸ方
向とＹ方向にそれぞれ配設するようにしたものである。
半導体集積回路において、２層目の配線と３層目の配線
をそれぞれ直交座標系のＸ方向とＹ方向に配設したと
き、４層目の配線と５層目の配線は上記２層目と３層目
の配線の方向に対して４５°ずらした直交座標系のＸ方
向とＹ方向にそれぞれ配設するようにしたものである。
【００１２】上記した手段によれば、矩形状の半導体チ
ップの辺に対して斜め方向に位置する２点間を接続する
配線を形成する場合に、チップの辺に対して４５°ずれ
た４層目または５層目の配線を使用することにより、最
短距離配線が容易となる。また、４層目や５層目の配線
のピッチを２層目や３層目の配線のピッチの整数倍にし
なくても配線が並行方向に重なり合うことがないので、
配線断面の大きさに応じた任意のピッチを選択すること
ができ、これによって配線量をそれほど減らすことなく
低抵抗化を図ることができるとともに、配線間容量を小
さくすることができるため、配線間クロストークの低減
および信号遅延の減少を図ることができるようになる。
ップの辺に対して斜め方向に位置する２点間を接続する
配線を形成する場合に、チップの辺に対して４５°ずれ
た４層目または５層目の配線を使用することにより、最
短距離配線が容易となる。また、４層目や５層目の配線
のピッチを２層目や３層目の配線のピッチの整数倍にし
なくても配線が並行方向に重なり合うことがないので、
配線断面の大きさに応じた任意のピッチを選択すること
ができ、これによって配線量をそれほど減らすことなく
低抵抗化を図ることができるとともに、配線間容量を小
さくすることができるため、配線間クロストークの低減
および信号遅延の減少を図ることができるようになる。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１は、１例として５層配線構造を有する
半導体集積回路に本発明に係る配線方式を適用した場合
の配線パターンのレイアウト構成の一例を示す。図にお
いて、符号Ｌ２１，Ｌ２２，‥‥Ｌ２ｎで示されている
のは２層目のメタル層からなる縦方向の配線、またＬ３
１，Ｌ３２，‥‥Ｌ３ｎは３層目のメタル層からなる横
方向の配線である。Ｌ４１，Ｌ４２，‥‥Ｌ４ｎは４層
目のメタル層からなる配線で、上記２層目および３層目
の配線Ｌ２１〜Ｌ２ｎおよびＬ３１〜Ｌ３ｎに対して４
５°ずれた方向に配設されている。Ｌ５１，Ｌ５２，‥
‥Ｌ５ｎは５層目のメタル層からなる配線で、４層目の
配線Ｌ４１〜Ｌ４ｎに対して直交する方向に配設されて
いる。
半導体集積回路に本発明に係る配線方式を適用した場合
の配線パターンのレイアウト構成の一例を示す。図にお
いて、符号Ｌ２１，Ｌ２２，‥‥Ｌ２ｎで示されている
のは２層目のメタル層からなる縦方向の配線、またＬ３
１，Ｌ３２，‥‥Ｌ３ｎは３層目のメタル層からなる横
方向の配線である。Ｌ４１，Ｌ４２，‥‥Ｌ４ｎは４層
目のメタル層からなる配線で、上記２層目および３層目
の配線Ｌ２１〜Ｌ２ｎおよびＬ３１〜Ｌ３ｎに対して４
５°ずれた方向に配設されている。Ｌ５１，Ｌ５２，‥
‥Ｌ５ｎは５層目のメタル層からなる配線で、４層目の
配線Ｌ４１〜Ｌ４ｎに対して直交する方向に配設されて
いる。
【００１５】また、特に制限されないが、上記２層目の
配線Ｌ２１〜Ｌ２ｎのピッチと３層目の配線Ｌ３１〜Ｌ
３ｎのピッチとは同一にされている。一方、４層目の配
線Ｌ４１〜Ｌ４ｎおよび５層目の配線Ｌ５１〜Ｌ５ｎは
２層目や３層目の配線よりも長距離の回路間の接続に使
用されるようにされており、低抵抗化のため配線断面
（線幅および厚み）は大きく設計され、配線ピッチも４
層目のピッチｌ４は２層目のピッチｌ２の例えば√２倍
とされている。特に制限されないが、５層目の配線のピ
ッチは４層目の配線のピッチと同一すなわち２層目の√
２倍とされている。ここで、４層目および５層目の配線
ピッチを２層目および３層目のピッチの√２倍としてい
るのは、同図に示すように、配線パターンの繰り返し周
期が短くなって配線設計が比較的容易となるためであ
り、本発明にとって本質的なことではない。なお、１層
目のメタル層は回路セル内すなわち近距離の素子間の接
続に使用される。
配線Ｌ２１〜Ｌ２ｎのピッチと３層目の配線Ｌ３１〜Ｌ
３ｎのピッチとは同一にされている。一方、４層目の配
線Ｌ４１〜Ｌ４ｎおよび５層目の配線Ｌ５１〜Ｌ５ｎは
２層目や３層目の配線よりも長距離の回路間の接続に使
用されるようにされており、低抵抗化のため配線断面
（線幅および厚み）は大きく設計され、配線ピッチも４
層目のピッチｌ４は２層目のピッチｌ２の例えば√２倍
とされている。特に制限されないが、５層目の配線のピ
ッチは４層目の配線のピッチと同一すなわち２層目の√
２倍とされている。ここで、４層目および５層目の配線
ピッチを２層目および３層目のピッチの√２倍としてい
るのは、同図に示すように、配線パターンの繰り返し周
期が短くなって配線設計が比較的容易となるためであ
り、本発明にとって本質的なことではない。なお、１層
目のメタル層は回路セル内すなわち近距離の素子間の接
続に使用される。
【００１６】上記実施例においては、矩形状の半導体チ
ップの辺に対して斜め方向に位置する２点間を接続する
信号線を形成する場合に、チップの辺に対して４５°ず
れた４層目または５層目の配線を使用することにより、
最短距離配線が容易となる。すなわち、クロック信号に
同期して動作する論理ＬＳＩにおいては、末端のフリッ
プフロップに対するクロックのスキューを防止するた
め、図２に示すように、チップの中央にクロックドライ
バＣＫＤＶを配置して、チップの各部に配置されている
フリップフロップＦＦ１〜ＦＦ４等にクロックを分配す
ることが行なわれるが、従来の２方向のみの配線方式に
よりクロック分配線を形成すると、図２（Ａ）のように
斜め方向に位置するフリップフロップに対する配線は折
れ曲がって形成されるため、最短距離で接続することが
できない。
ップの辺に対して斜め方向に位置する２点間を接続する
信号線を形成する場合に、チップの辺に対して４５°ず
れた４層目または５層目の配線を使用することにより、
最短距離配線が容易となる。すなわち、クロック信号に
同期して動作する論理ＬＳＩにおいては、末端のフリッ
プフロップに対するクロックのスキューを防止するた
め、図２に示すように、チップの中央にクロックドライ
バＣＫＤＶを配置して、チップの各部に配置されている
フリップフロップＦＦ１〜ＦＦ４等にクロックを分配す
ることが行なわれるが、従来の２方向のみの配線方式に
よりクロック分配線を形成すると、図２（Ａ）のように
斜め方向に位置するフリップフロップに対する配線は折
れ曲がって形成されるため、最短距離で接続することが
できない。
【００１７】これに対し、上記実施例の配線方式を適用
して４層目および５層目の配線を使用すれば、図２
（Ｂ）に示すように、中央のクロックドライバＣＫＤＶ
から斜め方向に位置するフリップフロップＦＦ１〜ＦＦ
４に対してクロックを供給する信号線を最短距離で配設
することができる。中央のクロックドライバＣＫＤＶの
上下もしくは左右に位置するフリップフロップに対して
は２層目または３層目の配線層を使用することにより最
短距離で接続することが可能である。
して４層目および５層目の配線を使用すれば、図２
（Ｂ）に示すように、中央のクロックドライバＣＫＤＶ
から斜め方向に位置するフリップフロップＦＦ１〜ＦＦ
４に対してクロックを供給する信号線を最短距離で配設
することができる。中央のクロックドライバＣＫＤＶの
上下もしくは左右に位置するフリップフロップに対して
は２層目または３層目の配線層を使用することにより最
短距離で接続することが可能である。
【００１８】さらに、上記実施例によれば、チップの辺
に対して斜め方向となる４層目や５層目の配線層を利用
すると、同一信号（例えばクロック信号）もしくは同一
系統の信号（例えばバス上の信号）を受ける複数の回路
を、信号源の回路から見て等距離配線で接続することが
できるという利点がある。
に対して斜め方向となる４層目や５層目の配線層を利用
すると、同一信号（例えばクロック信号）もしくは同一
系統の信号（例えばバス上の信号）を受ける複数の回路
を、信号源の回路から見て等距離配線で接続することが
できるという利点がある。
【００１９】すなわち、半導体集積回路のレイアウト設
計では、自動設計を容易にしたり、余白領域を生じさせ
ないようにするため、図３に示すように、信号源回路１
０から出力される同一信号もしくは同一系統の信号を受
ける複数の受信側回路１１，１２，１３‥‥を１列に並
べて配置することが多い。この場合、符号Ｓ１，Ｓ２，
Ｓ３‥‥のように４層目および５層目の配線を用いて信
号線を形成すると各受信側回路１１，１２，１３‥‥ま
での配線長が同一になり、配線の有する寄生容量による
信号の遅延時間を同一にすることができ、信号のスキュ
ーの問題が改善される。同様に斜め方向の４層目や５層
目の配線層を利用すると、図３において破線Ａで示す位
置が信号源回路１０から等距離配線位置となる。従っ
て、等距離配線を意識したレイアウト設計が極めて容易
に行なえるようになる。
計では、自動設計を容易にしたり、余白領域を生じさせ
ないようにするため、図３に示すように、信号源回路１
０から出力される同一信号もしくは同一系統の信号を受
ける複数の受信側回路１１，１２，１３‥‥を１列に並
べて配置することが多い。この場合、符号Ｓ１，Ｓ２，
Ｓ３‥‥のように４層目および５層目の配線を用いて信
号線を形成すると各受信側回路１１，１２，１３‥‥ま
での配線長が同一になり、配線の有する寄生容量による
信号の遅延時間を同一にすることができ、信号のスキュ
ーの問題が改善される。同様に斜め方向の４層目や５層
目の配線層を利用すると、図３において破線Ａで示す位
置が信号源回路１０から等距離配線位置となる。従っ
て、等距離配線を意識したレイアウト設計が極めて容易
に行なえるようになる。
【００２０】また、図１の実施例を適用すると、４層目
や５層目の配線のピッチを２層目や３層目の配線のピッ
チの整数倍にしなくても配線が並行方向に重なり合うこ
とがないので、配線断面の大きさに応じた任意のピッチ
を選択することができ、これによって配線量をそれほど
減らすことなく低抵抗化を図ることができるとともに、
配線間容量を小さくすることができるため、配線間クロ
ストークの低減および信号遅延の減少を図ることができ
るようになる。
や５層目の配線のピッチを２層目や３層目の配線のピッ
チの整数倍にしなくても配線が並行方向に重なり合うこ
とがないので、配線断面の大きさに応じた任意のピッチ
を選択することができ、これによって配線量をそれほど
減らすことなく低抵抗化を図ることができるとともに、
配線間容量を小さくすることができるため、配線間クロ
ストークの低減および信号遅延の減少を図ることができ
るようになる。
【００２１】図４には、５層配線構造を有する半導体集
積回路に本発明に係る配線方式を適用した場合の断面構
造が示されている。この実施例では、４層目の配線Ｌ４
ｉおよび５層目の配線Ｌ５ｉは、１層目や２層目、３層
目の配線Ｌ１ｉ，Ｌ２ｉ，Ｌ３ｉよりも長距離の回路間
の接続に使用されるようにされているため厚く形成され
て、低抵抗化されている。各層の配線間には酸化シリコ
ン膜や窒化シリコン膜、ＰＳＧ膜その他半導体プロセス
で一般的に使用される絶縁膜が形成され、それらの絶縁
膜に形成されたスルーホールＴＨ１，ＴＨ２，ＴＨ３，
ＴＨ４によって各層の配線間が接続される。
積回路に本発明に係る配線方式を適用した場合の断面構
造が示されている。この実施例では、４層目の配線Ｌ４
ｉおよび５層目の配線Ｌ５ｉは、１層目や２層目、３層
目の配線Ｌ１ｉ，Ｌ２ｉ，Ｌ３ｉよりも長距離の回路間
の接続に使用されるようにされているため厚く形成され
て、低抵抗化されている。各層の配線間には酸化シリコ
ン膜や窒化シリコン膜、ＰＳＧ膜その他半導体プロセス
で一般的に使用される絶縁膜が形成され、それらの絶縁
膜に形成されたスルーホールＴＨ１，ＴＨ２，ＴＨ３，
ＴＨ４によって各層の配線間が接続される。
【００２２】なお、図４において、符号２０は単結晶シ
リコンのような半導体基板、２１は半導体基板の表面に
形成された酸化膜、２２はＭＯＳ集積回路で使用される
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層等
からなるゲート配線であり、このゲート配線２２にはそ
の上の絶縁膜に形成されたコンタクトホールＣＯＮＴに
よって１層目のメタル層からなる配線Ｌ１ｉが接続され
る。図示しないが、５層目の配線と３層目の配線間をス
ルーホールで接続したり、４層目の配線と２層目の配線
間をスルーホールで接続したりすることも可能である。
リコンのような半導体基板、２１は半導体基板の表面に
形成された酸化膜、２２はＭＯＳ集積回路で使用される
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層等
からなるゲート配線であり、このゲート配線２２にはそ
の上の絶縁膜に形成されたコンタクトホールＣＯＮＴに
よって１層目のメタル層からなる配線Ｌ１ｉが接続され
る。図示しないが、５層目の配線と３層目の配線間をス
ルーホールで接続したり、４層目の配線と２層目の配線
間をスルーホールで接続したりすることも可能である。
【００２３】図５は本発明の他の実施例による配線パタ
ーンを示す。この実施例は、図１の実施例と同様に５層
配線構造を有する半導体集積回路に適用する場合のパタ
ーン例である。図１の実施例との相違は、図１の実施例
では、４層目と５層目の配線の交点すなわちスルーホー
ルＴＨ４の形成可能位置を、２層目の配線Ｌ２１〜Ｌ２
ｎ上にしているのに対し、図５の実施例では、４層目と
５層目の配線の交点を２層目の配線Ｌ２１〜Ｌ２ｎと３
層目の配線Ｌ３１〜Ｌ３ｎの両方からはずれた位置と
し、かつ２層目と３層目の配線の交点を４層目の配線Ｌ
４１〜Ｌ４ｎと５層目の配線Ｌ５１〜Ｌ５ｎの両方から
はずれた位置としたものである。
ーンを示す。この実施例は、図１の実施例と同様に５層
配線構造を有する半導体集積回路に適用する場合のパタ
ーン例である。図１の実施例との相違は、図１の実施例
では、４層目と５層目の配線の交点すなわちスルーホー
ルＴＨ４の形成可能位置を、２層目の配線Ｌ２１〜Ｌ２
ｎ上にしているのに対し、図５の実施例では、４層目と
５層目の配線の交点を２層目の配線Ｌ２１〜Ｌ２ｎと３
層目の配線Ｌ３１〜Ｌ３ｎの両方からはずれた位置と
し、かつ２層目と３層目の配線の交点を４層目の配線Ｌ
４１〜Ｌ４ｎと５層目の配線Ｌ５１〜Ｌ５ｎの両方から
はずれた位置としたものである。
【００２４】図１の実施例では、５層目の配線と２層目
の配線とを直接スルーホールにて接続することはできな
いが、図５の実施例によればすべての層の配線間をスル
ーホールで直接接続することが可能である。ただし、現
状のプロセスでは５層目の配線と２層目の配線とを直接
スルーホールにて接続することは行なっていないので、
図１の実施例で充分であるが、将来的には図５の実施例
が有用となる可能性もある。また、近年、半導体チップ
の製造後に不良が発見され、レーザービーム等を用いて
ある個所の配線間を短絡させることで修復を行なう技術
が実用化されているが、図５の実施例を適用したＬＳＩ
においては上記修復技術を用いた回復率を向上させるこ
とができるという利点もある。
の配線とを直接スルーホールにて接続することはできな
いが、図５の実施例によればすべての層の配線間をスル
ーホールで直接接続することが可能である。ただし、現
状のプロセスでは５層目の配線と２層目の配線とを直接
スルーホールにて接続することは行なっていないので、
図１の実施例で充分であるが、将来的には図５の実施例
が有用となる可能性もある。また、近年、半導体チップ
の製造後に不良が発見され、レーザービーム等を用いて
ある個所の配線間を短絡させることで修復を行なう技術
が実用化されているが、図５の実施例を適用したＬＳＩ
においては上記修復技術を用いた回復率を向上させるこ
とができるという利点もある。
【００２５】以上、５層配線構造を有する半導体集積回
路に適用した場合について説明したが、この発明はそれ
に限定されるものでなく、３層あるいは４層配線構造さ
らには６層以上の配線構造を有する半導体集積回路に適
用することができる。
路に適用した場合について説明したが、この発明はそれ
に限定されるものでなく、３層あるいは４層配線構造さ
らには６層以上の配線構造を有する半導体集積回路に適
用することができる。
【００２６】以上説明したように、上記実施例は、５層
配線技術を適用した半導体集積回路において、２層目の
配線と３層目の配線をそれぞれ直交座標系のＸ方向とＹ
方向に配設したとき、４層目の配線と５層目の配線は上
記２層目と３層目の配線の方向に対して４５°ずらした
直交座標系のＸ方向とＹ方向にそれぞれ配設するように
したので、矩形状の半導体チップの辺に対して斜め方向
に位置する２点間を接続する配線を形成する場合に、チ
ップの辺に対して４５°ずれた４層目または５層目の配
線を使用することにより、最短距離配線が容易となると
いう効果がある。また、４層目や５層目の配線のピッチ
を２層目や３層目の配線のピッチの整数倍にしなくても
配線が並行方向に重なり合うことがないので、配線断面
の大きさに応じた任意のピッチを選択することができ、
これによって配線量をそれほど減らすことなく低抵抗化
を図ることができるとともに、配線間容量を小さくする
ことができるため、配線間クロストークの低減および信
号遅延の減少を図ることができるようになるという効果
がある。
配線技術を適用した半導体集積回路において、２層目の
配線と３層目の配線をそれぞれ直交座標系のＸ方向とＹ
方向に配設したとき、４層目の配線と５層目の配線は上
記２層目と３層目の配線の方向に対して４５°ずらした
直交座標系のＸ方向とＹ方向にそれぞれ配設するように
したので、矩形状の半導体チップの辺に対して斜め方向
に位置する２点間を接続する配線を形成する場合に、チ
ップの辺に対して４５°ずれた４層目または５層目の配
線を使用することにより、最短距離配線が容易となると
いう効果がある。また、４層目や５層目の配線のピッチ
を２層目や３層目の配線のピッチの整数倍にしなくても
配線が並行方向に重なり合うことがないので、配線断面
の大きさに応じた任意のピッチを選択することができ、
これによって配線量をそれほど減らすことなく低抵抗化
を図ることができるとともに、配線間容量を小さくする
ことができるため、配線間クロストークの低減および信
号遅延の減少を図ることができるようになるという効果
がある。
【００２７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例では、４層目および５層目の配線のピッチを、２層
目および３層目の配線ピッチの√２倍としたが、それに
限定されず、任意の大きさのピッチとすることができ
る。また、実施例では、４層目および５層目の配線のピ
ッチを同一にし、２層目および３層目の配線ピッチを同
一にしているが、すべての配線ピッチを異ならしめるこ
とも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例では、４層目および５層目の配線のピッチを、２層
目および３層目の配線ピッチの√２倍としたが、それに
限定されず、任意の大きさのピッチとすることができ
る。また、実施例では、４層目および５層目の配線のピ
ッチを同一にし、２層目および３層目の配線ピッチを同
一にしているが、すべての配線ピッチを異ならしめるこ
とも可能である。
【００２８】さらに、実施例においては、４層目および
５層目の配線の方向を、２層目および３層目の配線方向
に対して４５°ずらしているが、ずらす角度はこれに限
定されず、３０°あるいは６０°のような角度であって
もよい。また、実施例では、４層目および５層目の配線
の方向を、２層目および３層目の配線方向に対して４５
°ずらすことで全体で８方向へ引き出し可能な配線パタ
ーンとしているが、３０°ずつずらすことで全体で１２
方向への引き出しが可能な配線パターンとすることも可
能である。
５層目の配線の方向を、２層目および３層目の配線方向
に対して４５°ずらしているが、ずらす角度はこれに限
定されず、３０°あるいは６０°のような角度であって
もよい。また、実施例では、４層目および５層目の配線
の方向を、２層目および３層目の配線方向に対して４５
°ずらすことで全体で８方向へ引き出し可能な配線パタ
ーンとしているが、３０°ずつずらすことで全体で１２
方向への引き出しが可能な配線パターンとすることも可
能である。
【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路の配線パターンに適用した場合について説明し
たが、この発明はそれに限定されず、プリント配線基板
における配線パターンの設計にも利用することができ
る。
なされた発明をその背景となった利用分野である半導体
集積回路の配線パターンに適用した場合について説明し
たが、この発明はそれに限定されず、プリント配線基板
における配線パターンの設計にも利用することができ
る。
【００３０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３１】すなわち、半導体集積回路装置において従
来の方式に比べて最短距離配線が容易になるとともに、
同一面積内において引ける配線数をそれほど減少させる
ことなく配線断面を大きくして配線の低抵抗化を図るこ
とができる。また、配線間の容量を減らし、配線間クロ
ストークの低減および信号遅延の減少を図ることができ
る。
来の方式に比べて最短距離配線が容易になるとともに、
同一面積内において引ける配線数をそれほど減少させる
ことなく配線断面を大きくして配線の低抵抗化を図るこ
とができる。また、配線間の容量を減らし、配線間クロ
ストークの低減および信号遅延の減少を図ることができ
る。
【図１】５層配線構造を有する半導体集積回路に本発明
に係る配線方式を適用した場合の配線パターンのレイア
ウト構成の一例を示す概略平面図である。
に係る配線方式を適用した場合の配線パターンのレイア
ウト構成の一例を示す概略平面図である。
【図２】従来の配線方式と本発明に係る配線方式を適用
してクロック分配信号線を形成した場合の配線レイアウ
トの相違を示す説明図である。
してクロック分配信号線を形成した場合の配線レイアウ
トの相違を示す説明図である。
【図３】本発明に係る配線方式を適用して周囲回路に対
する等長配線を形成する場合の配線レイアウトを示す説
明図である。
する等長配線を形成する場合の配線レイアウトを示す説
明図である。
【図４】５層配線構造を有する半導体集積回路に本発明
に係る配線方式を適用した場合の断面構造の概略を示す
断面図である。
に係る配線方式を適用した場合の断面構造の概略を示す
断面図である。
【図５】５層配線構造を有する半導体集積回路に本発明
に係る配線方式を適用した場合の配線パターンのレイア
ウト構成の他の実施例を示す概略平面図である。
に係る配線方式を適用した場合の配線パターンのレイア
ウト構成の他の実施例を示す概略平面図である。
【図６】従来の５層配線構造を有する半導体集積回路に
おける配線方式を適用した場合の配線パターンのレイア
ウト構成例を示す概略平面図である。
おける配線方式を適用した場合の配線パターンのレイア
ウト構成例を示す概略平面図である。
Ｌ２１〜Ｌ２ｎ ２層目の配線（第１の配線層） Ｌ３１〜Ｌ３ｎ ３層目の配線（第２の配線層） Ｌ４１〜Ｌ４ｎ ４層目の配線（第３の配線層） Ｌ５１〜Ｌ５ｎ ５層目の配線（第４の配線層） ＴＨ１〜ＴＨ４ スルーホール ＣＯＮＴ コンタクトホール ＣＫＤＶ クロックドライバ ＦＦ１〜ＦＦ４ フリップフロップ １０ 信号源回路 １１〜１３ 受信側回路 ２０ 半導体基板 ２１ 酸化膜 ２２ ゲート配線層
Claims (7)
- 【請求項１】 矩形状に形成された半導体チップの１辺
と平行な方向に沿って配設された第１の配線層と、該第
１の配線層と直交する方向に沿って配設された第２の配
線層と、上記第１の配線層または第２の配線層と９０°
以下の所定の角度ずれた方向に配設された第３の配線層
とを有することを特徴とする半導体集積回路装置。 - 【請求項２】 上記第３の配線層は、上記第１の配線層
および第２の配線層よりも上方に配設された導電層によ
り構成され、その配線ピッチは上記第１の配線層および
第２の配線層の配線ピッチよりも広いとともに、第３の
配線層の断面積は上記第１の配線層および第２の配線層
の断面積よりも大きいことを特徴とする請求項１に記載
の半導体集積回路装置。 - 【請求項３】 上記第３の配線層は上記第１の配線層ま
たは第２の配線層と４５°ずれた方向に配設され、上記
第３の配線層と直交する方向に沿って配設された第４の
配線層を有することを特徴とする請求項１または２に記
載の半導体集積回路装置。 - 【請求項４】 上記第４の配線層は、上記第１の配線層
および第２の配線層よりも上方に配設された導電層によ
り構成され、その配線ピッチは上記第１の配線層および
第２の配線層の配線ピッチよりも広いとともに、第４の
配線層の断面積は上記第１の配線層および第２の配線層
の断面積よりも大きいことを特徴とする請求項３に記載
の半導体集積回路装置。 - 【請求項５】 上記第１の配線層と第２の配線層の配線
ピッチは同一であり、上記第３の配線層および第４の配
線層の配線ピッチは、上記第１の配線層および第２の配
線層の配線ピッチの√２倍とされていることを特徴とす
る請求項２または４に記載の半導体集積回路装置。 - 【請求項６】 上記第１の配線層と第２の配線層の交点
は、上記第３の配線層または第３の配線層および第４の
配線層からはずれていることを特徴とする請求項２、
３、４または５に記載の半導体集積回路装置。 - 【請求項７】 上記第３の配線層と第４の配線層の交点
は、上記第１の配線層および第２の配線層からはずれて
いることを特徴とする請求項３、４、５または６に記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18809697A JPH1131787A (ja) | 1997-07-14 | 1997-07-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18809697A JPH1131787A (ja) | 1997-07-14 | 1997-07-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131787A true JPH1131787A (ja) | 1999-02-02 |
Family
ID=16217639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18809697A Pending JPH1131787A (ja) | 1997-07-14 | 1997-07-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004030092A1 (de) * | 2002-09-24 | 2004-04-08 | Infineon Technologies Ag | Halbleiterchip, wobei leiterbahnen auf einer (1,0,0) kristallebene einen winkel von mindestens zehn grad mit den (0,1,0) und (0,0,1) kristallebenen bilden, um die bruchsicherheit zu erhöhen |
| US7859111B2 (en) | 2004-06-07 | 2010-12-28 | Kabushiki Kaisha Toshiba | Computer implemented method for designing a semiconductor device, an automated design system and a semiconductor device |
-
1997
- 1997-07-14 JP JP18809697A patent/JPH1131787A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004030092A1 (de) * | 2002-09-24 | 2004-04-08 | Infineon Technologies Ag | Halbleiterchip, wobei leiterbahnen auf einer (1,0,0) kristallebene einen winkel von mindestens zehn grad mit den (0,1,0) und (0,0,1) kristallebenen bilden, um die bruchsicherheit zu erhöhen |
| US7859111B2 (en) | 2004-06-07 | 2010-12-28 | Kabushiki Kaisha Toshiba | Computer implemented method for designing a semiconductor device, an automated design system and a semiconductor device |
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