JP3255875B2 - 半導体集積回路装置及びそのテスト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ回路とロジ
ック回路とを内蔵する半導体集積回路装置及びそのテス
ト方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置（以下、ＬＳ
Ｉと略称する。）には、データ処理を高速に行なうため
にデータ処理用バッファとしての複数の小容量メモリを
同一基板に内蔵する形態や、マイクロプロセッサのキャ
ッシュメモリのように大容量メモリを同一基板に内蔵す
る形態といった多種多様なメモリの内蔵形態を有するも
のが登場している。

【０００３】そのため、ＬＳＩの機能テストを行なう場
合に、該ＬＳＩの規模の増大化と併せて、テストカバレ
ッジの確保及び増大するテスト時間の削減等が重要な課
題になってきている。

【０００４】一般に、ＬＳＩに組み込まれた論理回路よ
りなる内部組み合わせ回路の動作テスト（いわゆる、ロ
ジックテスト）は、ＬＳＩにその機能が確認できる所定
のテストベクタを与え、該テストベクタによる動作値を
該ＬＳＩから読み出してその期待値と比較することによ
り行なわれる。この方法は、動作テストのテストカバレ
ッジを少ないテストベクタで確保するには必ずしも良い
方法とはいえない。

【０００５】そのため、近年、ＬＳＩに内蔵されるフリ
ップフロップなどにスキャン機能を有する順序回路を設
け、該順序回路を用いて行なうスキャン方式のテスト方
法が数多く利用されるようになってきている。スキャン
方式のテスト（以下、スキャンテストと呼ぶ。）方法
は、例えば、樹下他著、「デイジタル回路の故障診断
（上）」（pp214−215、工学図書株式会社）に示される
通りである。また、ＬＳＩに内蔵される内蔵メモリのメ
モリテストは、マーチングアルゴリズムやチェッカアル
ゴリズム等の所定アルゴリズムを用いたデータの読み書
き動作テストを行なうことにより実現されている。

【０００６】しかし、該内蔵メモリにおいては、単なる
読み書き動作テストだけでは不十分であり、例えば、Ｓ
ＲＡＭベースのメモリセル構造を有するものであって
も、特定のメモリセルにおいて、メモリセルの漏れ電流
によるデータ消失等の、製造上の不具合が生ずる可能性
があるため、所定期間のデータ保持を保証するテスト、
すなわち、あらかじめメモリに所定のデータを書き込ん
でおき、所定時間、メモリにデータの読み書き動作を行
なわず、該所定時間経過後に書き込んだデータが保持さ
れているか否かをテストするデータ保持テストを行なう
必要がある。データ保持テストは数十ｍｓ〜数百ｍｓと
いう、メモリアクセスを行なわない保留期間を必要と
し、ＬＳＩの一般の動作時間の数ｎｓ〜数十ｎｓに比べ
てかなり長い時間を必要とする。

【０００７】以下、従来の半導体集積回路装置のテスト
方法を図面を参照しながら説明する。

【０００８】図８は従来の半導体集積回路装置を示す回
路図である。図８に示すように、半導体基板１００上に
は、ＭＰＥＧ規格に準拠したデータやＣＧ（Computer G
raphics）データ等の画像処理を行なう画像処理部１１
０と、画像処理データを記憶するメモリ回路部１２０
と、該メモリ回路部１２０の入出力動作を制御するメモ
リ制御部１２５とが形成されている。これらの画像処理
部１１０、メモリ回路部１２０及びメモリ制御部１２５
には、データの入出力の同期をとるためのクロック信号
１３０がそれぞれ入力されている。

【０００９】画像処理部１１０には、該画像処理部１１
０の動作テストの１つであるスキャンテストを行なうた
めのスキャンパスを有するスキャン機能付きフリップフ
ロップ１１１Ａ，１１１Ｂが設けられている。

【００１０】メモリ回路部１２０には、クロック信号１
３０に基づいて内部データバスＤＩＮの同期をとるスキ
ャン機能付きフリップフロップ１２１ａと、クロック信
号１３０に基づいて内部アドレスバスＡＩＮの同期をと
るスキャン機能付きフリップフロップ１２１ｂと、クロ
ック信号１３０に基づいて内部メモリ制御信号ＷＲの同
期をとるスキャン機能付きフリップフロップ１２１ｃ
と、同期データ信号１３５、同期アドレス信号１３６及
び同期メモリ制御信号１３７の入力を受け、画像処理デ
ータの読み書き及び該画像処理データを記憶するメモリ
コア１２３とから構成されている。ここで、フリップフ
ロップ１２１ａ〜１２１ｃは第１のスキャンパス回路１
２１を構成する。

【００１１】なお、本従来例のようなクロック同期型メ
モリを有する半導体集積回路装置において、メモリ回路
部１２０の入力側のデータ同期用のフリップフロップ１
２１ａ〜１２１ｃをスキャン化しているのは、メモリ制
御部１２５から該第１のスキャンパス回路１２１に入力
されるテストデータに対して、テスト用セレクタを含む
データパスを用いてスキャンテストを行なえるようにす
るためである。これにより、テスト可能領域１２９のテ
ストカバレッジを向上させている。また、テストの一括
化に伴い、テストカバレッジの管理をテスト項目別に一
括管理することができるため、例えば、メモリ回路部１
２０とメモリ制御部１２５との故障の区別を容易にする
といった利点がある。さらに、１チップ構成でない場
合、例えば、メモリ回路部１２０とメモリ制御部１２５
とが別々の基板に形成されている場合は、両者の接続は
プリント基板となるため、メモリコア１２３と分離して
テストを行なえる利点もある。

【００１２】メモリ回路部１２０には、メモリ制御部１
２５からのチップセレクト信号１３２が入力されるＣＳ
端子１２２が設けられている。ここで、チップセレクト
信号１３２は、所定期間中にデータの読み書きを禁止し
て動作電流の低減を図る目的や、複数の小容量メモリを
用いて大容量のメモリを構成するバンクメモリを採用す
る場合に、選択されたバンクメモリ以外のメモリを読み
書き禁止にして、選択されたバンクメモリのみをアクセ
ス可能にする目的等に用いられる。

【００１３】メモリ制御部１２５には、該メモリ制御部
１２５のスキャンテストを行なう第２のスキャンパス回
路１２６と、メモリ回路部１２０の入出力動作を制御す
るメモリ制御回路１２７とが設けられている。スキャン
機能付きフリップフロップ１１１Ａ，１１１Ｂ及び第２
のスキャンパス回路１２６はスキャンパス１３１によっ
て直列に接続されている。

【００１４】メモリ回路部１２０とメモリ制御部１２５
との間には、メモリ回路部１２０の読み書き動作テスト
を行なう際に活性化されるテストモード信号１３３によ
って切り替えられるセレクタ１２８等が接続されてい
る。

【００１５】メモリ回路部１２０内のスキャンテストを
行なうには、スキャンイン信号１３１ａがフリップフロ
ップ１２１ａに入力され、フリップフロップ１２１ｂを
通ってフリップフロップ１２１ｃが出力するスキャンア
ウト信号１３１ｂとなってスキャンパス１３１を形成す
ることによって行なわれる。

【００１６】なお、スキャンテストのテスト方法は、前
述の樹下他による書籍に示される通りである。

【００１７】図８に示すメモリ回路部１２０に対してメ
モリの読み書き動作テストを行なう際には、テストモー
ド信号１３３が活性化される。この活性化によりチップ
セレクト信号１３２はメモリ回路部１２０のテスト期間
中は常に活性状態に保持される。なお、チップセレクト
信号１３２が活性化されている間はメモリ回路部１２０
に対して読み書き動作が許可される状態に遷移し、チッ
プセレクト信号１３２が非活性化されている間はメモリ
回路部１２０に対して読み書き動作が禁止される状態に
遷移する。

【００１８】通常動作時のように、テストモード信号１
３３が非活性の場合は、チップセレクト信号１３２はメ
モリ制御部１２５の制御出力に依存するため、実質的に
不定値となる。すなわち、通常動作時において、チップ
セレクト信号１３２がメモリ制御部１２５によって活性
化されるのは、メモリの読み書きアクセスを禁止して定
常電流以外の消費電流量を減らす場合や、複数のバンク
から構成されるメモリのうちバンク選択の対象外である
メモリのアクセスを禁止する場合である。

【００１９】一方、テストモード信号１３３の活性時に
は、セレクタ１２８がテストデータバスＴＢを選択し、
テストデータ値がメモリ回路部１２０の内部データバス
ＤＩＮを通って該メモリ回路部１２０に入力される。そ
の結果、メモリ回路部１２０をＬＳＩの外部から直接又
は間接的にアクセスすることが可能になり、テストデー
タバスＴＢ、テストアドレスバスＴＡ及びテストメモリ
制御信号ＴＣを用いてメモリ回路部１２０に対して所定
のメモリパターンの書き込みを行なって、テスト出力端
子から出力されるテストデータの読み出し値とその期待
値とを比較することにより、メモリ回路部１２０の読み
書き動作テストが完了する。

【００２０】前述したように、メモリ回路部１２０に対
するテストは読み書き動作テストだけではなく、データ
保持テストを行なう必要がある。データ保持テストは、
メモリの製造原因などによって生じる異常な漏れ電流や
電源電圧依存性によって規定されるデータ保持期間より
も前に、記憶させたデータが消失してしまう不具合を防
止するための重要な手段となっている。

【００２１】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路装置のテスト方法によると、メモリ
回路部１２０のデータ保持テストの所用時間は数十ｍｓ
〜数百ｍｓであって、基本動作サイクルが（数ｎｓ〜数
十ｎｓ）×パターン数となる他のテストの所要時間より
も多いため、テスト対象の半導体集積回路装置のテスト
は、そのテスト時間のほとんどをデータ保持テストによ
って占有されてしまう。

【００２２】さらに、半導体集積回路装置の画像処理部
１１０やメモリ制御部１２５をテストするためのスキャ
ンテストを実行している間は、メモリ回路部１２０のフ
リップフロップ１２１ａ〜１２１ｃの記憶内容を所定値
に固定するような制御を行なわず、メモリコア１２３が
保持する内容を保証できないため、データ保持テスト時
間をスキャンテストに割り当てることもできない。その
上、画像処理部１１０やメモリ制御部１２５の高集積化
によってスキャンテスト自体もそのテスト時間が増大す
る傾向にある。

【００２３】従って、データ保持テストにおいては、メ
モリ内容が更新されるような制御を行なわせることがで
きないため、半導体集積回路装置全体のテスト時間が増
大するという問題を有している。

【００２４】本発明は、メモリ回路とロジック回路とを
有する半導体集積回路装置において、該半導体集積回路
装置全体のテスト時間を短縮できるようにすることを目
的とする。

【００２５】

【発明が解決するための手段】前記の目的を達成するた
め、本発明は、第１のスキャンパス回路を有し、チップ
セレクト端子が設けられたメモリ回路部と、前記第１の
スキャンパス回路と接続された第２のスキャンパス回路
とを有するロジック回路部とを備えた半導体集積回路装
置において、メモリテストを行なうテストモード時にチ
ップセレクト信号を制御することにより、メモリ回路部
のデータ保持テストとロジック回路部の機能テストとを
並列して行なうものである。

【００２６】 本発明に係る半導体集積回路装置は、デ
ータの読み書き動作及び保持動作を行なうメモリ回路部
と、データの処理を行なうロジック回路部とを備えた半
導体集積回路装置を対象とし、半導体集積回路装置のテ
スト状態を決定するテストモード信号に従って、ロジッ
ク回路部の動作テストを行なうスキャンパス回路と、テ
ストモード信号とチップセレクト制御信号とにより、メ
モリ回路部に対するデータの読み書き動作を許可又は禁
止するチップセレクト信号を生成して出力するチップセ
レクト信号生成部とを備えている。

【００２７】 本発明の半導体集積回路装置によると、
テストモード信号に基づいて、チップセレクト制御信号
からチップセレクト信号を生成して出力するチップセレ
クト信号生成部を備えているため、テストモード信号が
活性化されて、メモリテストのうちデータを更新させな
いデータ保持テスト中であっても、チップセレクト制御
信号を非活性状態に遷移させることにより、チップセレ
クト信号を禁止状態にできる。従って、データ保持テス
ト中に、スキャンパス回路を用いてロジック回路部の動
作テストを行なったとしても、メモリ回路部に保持され
ているデータは更新されることがない。

【００２８】

【００２９】 本発明の半導体集積回路装置において、
ロジック回路部は、メモリ回路部に対するデータの読み
書き動作を制御するメモリ制御部を有しており、チップ
セレクト信号生成部は、外部から入力される第１のチッ
プセレクト制御信号とメモリ制御部から出力される第２
のチップセレクト制御信号とを受け、テストモード信号
に基づいて第１のチップセレクト制御信号を選択し、選
択した第１のチップセレクト制御信号をチップセレクト
信号としてメモリ回路部へ出力するセレクタよりなるこ
とが好ましい。

【００３０】 本発明の半導体集積回路装置において、
ロジック回路部は、メモリ回路部に対するデータの読み
書き動作を制御するメモリ制御部を有しており、チップ
セレクト信号生成部は、外部から入力される第１のチッ
プセレクト制御信号とメモリ制御部から出力される第２
のチップセレクト制御信号とを受け、第１のチップセレ
クト制御信号と第２のチップセレクト制御信号との論理
積を演算し、演算した論理積をチップセレクト信号とし
てメモリ回路部へ出力するＡＮＤ回路よりなることが好
ましい。

【００３１】 本発明の半導体集積回路装置において、
チップセレクト制御信号がロジック回路部から出力され
ることが好ましい。

【００３２】 本発明の半導体集積回路装置において、
ロジック回路部が、メモリ回路部に対するデータの読み
書き動作を制御するメモリ制御手段と、メモリ回路部の
メモリテストを制御するテスト制御手段と、チップセレ
クト信号生成部とを有しており、チップセレクト信号生
成部が、テスト制御手段から出力される第１のチップセ
レクト制御信号とメモリ制御手段から出力される第２の
チップセレクト制御信号とを受け、テストモード信号に
基づいて第１のチップセレクト制御信号を選択し、選択
した第１のチップセレクト制御信号をチップセレクト信
号としてメモリ回路部へ出力するセレクタよりなること
が好ましい。

【００３３】 本発明に係る半導体集積回路装置のテス
ト方法は、データの読み書き動作及び保持動作を行なう
メモリ回路部と、データの処理を行なうロジック回路部
と、半導体集積回路装置のテスト状態を決定するテスト
モード信号に従って、ロジック回路部の動作テストを行
なうスキャンパス回路と、テストモード信号とチップセ
レクト制御信号とにより、メモリ回路部に対するデータ
の読み書き動作を許可又は禁止するチップセレクト信号
を生成して出力するチップセレクト信号生成部とを備え
た半導体集積回路装置のテスト方法を対象とし、メモリ
回路部に対して所定のデータを書き込むデータ書き込み
工程と、メモリ回路部に対して所定時間読み書き動作を
禁止することにより、書き込まれたデータをメモリ回路
部に保持するデータ保持テスト工程と、該データ保持テ
スト工程と並列に実行され、スキャンパス回路を用いて
ロジック回路部の動作テストを行なうロジック回路部動
作テスト工程と、メモリ回路部から、書き込まれたデー
タを読み出して、読み出されたデータが所定のデータと
一致するか否かのテストを行なうデータ読み出しテスト
工程とを備えている。

【００３４】 本発明の半導体集積回路装置のテスト方
法によると、メモリ回路部とロジック回路部との回路の
動作テストを行なう際に、データ保持テストに並列して
ロジック回路部の動作テストを行なうため、半導体集積
回路装置全体のテスト時間を短縮することができる。

【００３５】

【００３６】

【００３７】 本発明の半導体集積回路装置のテスト方
法において、ロジック回路部動作テスト工程が、スキャ
ンパス回路よりなるスキャンパスを用いて、ロジック回
路部に対してスキャンテストを行なうスキャンテスト工
程であることが好ましい。このようにすると、ロジック
回路部の動作テストを確実に行なうことができる。

【００３８】

【００３９】

【００４０】

【発明の実施の形態】本発明の第１の実施形態を図面を
参照しながら説明する。

【００４１】図１は本発明の第１の実施形態に係る半導
体集積回路装置を示す回路図である。図１に示すよう
に、半導体基板６０上には、ＭＰＥＧ規格に準拠したデ
ータやＣＧデータ等の画像処理を行なうロジック回路部
１０としての画像処理部１１と、入力部がロジック回路
部１０の一部を構成し、画像処理データを記憶するメモ
リ回路部２０と、該メモリ回路部２０の入出力動作を制
御するロジック回路部１０としてのメモリ制御部１３と
が形成されている。画像処理部１１、メモリ制御部１３
及びメモリ回路部２０には、データの入出力の同期をと
るためのクロック信号３０がそれぞれ入力されている。

【００４２】画像処理部１１には、該画像処理部１１の
動作テストの１つであるスキャンテストを行なうための
スキャンパスを有する、スキャン機能付きフリップフロ
ップ１２Ａ，１２Ｂが設けられている。

【００４３】メモリ制御部１３には、該メモリ制御部１
３のスキャンテストを行ない、多数のスキャン機能付き
フリップフロップよりなる第２のスキャンパス回路１４
と、メモリ回路部２０の入出力動作を制御するメモリ制
御回路１５とが設けられている。スキャン機能付きフリ
ップフロップ１２Ａ，１２Ｂ及び第２のスキャンパス回
路１４はスキャンパス３１によって接続されている。

【００４４】メモリ制御部１３とメモリ回路部２０との
間には、メモリ回路部２０の読み書き動作テストを行な
う際に活性化されるテストモード信号３２によって切り
替えられ、テストモード信号３２が活性時には外部から
直接的又は間接的にテストデータが入力されるテストデ
ータバスＴＢを選択し、テストモード信号３２が非活性
時にはデータバス３６を選択してメモリ回路部２０の内
部データバスＤＩＮに出力する第１のセレクタ１６と、
テストモード信号３２が活性時には外部から直接的又は
間接的にテストアドレスが入力されるテストアドレスバ
スＴＡを選択し、テストモード信号３２が非活性時には
アドレスバス３７を選択してメモリ回路部２０の内部ア
ドレスバスＡＩＮに出力する第２のセレクタ１７と、テ
ストモード信号３２が活性時には、外部から直接的又は
間接的に入力されるテストメモリ制御信号ＴＣを選択
し、テストモード信号３２が非活性時にはメモリ制御信
号３８を選択してメモリ回路部２０の読み書き制御信号
としての内部メモリ制御信号ＷＲに出力する第３のセレ
クタ１８とが接続されている。

【００４５】さらに、メモリ制御部１３とメモリ回路部
２０との間には、テストモード信号３２に基づいて、該
テストモード信号３２が活性時にはチップセレクト制御
端子ＣＳＣを介して外部から入力される第１のチップセ
レクト制御信号３３Ａを選択し、テストモード信号３２
が非活性時にはメモリ制御回路１５から出力される第２
のチップセレクト制御信号３４Ａを選択してメモリ回路
部２０にチップセレクト信号３５を出力するチップセレ
クト信号生成部としての第４のセレクタ１９Ａが接続さ
れている。

【００４６】メモリ回路部２０には、クロック信号３０
に基づいて内部データバスＤＩＮの同期をとって同期デ
ータ信号４０として出力する第１のスキャン機能付きフ
リップフロップ２１ａと、クロック信号３０に基づいて
内部アドレスバスＡＩＮの同期をとって同期アドレス信
号４１を出力する第２のスキャン機能付きフリップフロ
ップ２１ｂと、クロック信号３０に基づいて内部メモリ
制御信号ＷＲの同期をとって同期メモリ制御信号４２を
出力する第３のスキャン機能付きフリップフロップ２１
ｃとからなる第１のスキャンパス回路２１が設けられて
おり、また、メモリ本体であって、同期データ信号４
０、同期アドレス信号４１及び同期メモリ制御信号４２
の入力を受け、データの読み書き及び記憶を行なうメモ
リコア２２が設けられている。

【００４７】さらに、メモリ回路部２０には、チップセ
レクト信号３５が入力されるＣＳ端子が設けられてお
り、該チップセレクト信号３５は、前述したように、所
定期間中にデータの読み書きを禁止して動作電流の低減
を図る目的等に用いられる。また、メモリ回路部２０の
後段において、通常動作時には内部出力信号３９Ａを出
力し、テストモード時にはテスト出力信号３９Ｂを出力
する端子がそれぞれ設けられている。

【００４８】メモリ回路部２０内でスキャンテストを行
なうには、スキャンイン信号３１ａが第１のスキャン機
能付きフリップフロップ２１ａに入力され、第２のスキ
ャン機能付きフリップフロップ２１ｂを通って第３のス
キャン機能付きフリップフロップ２１ｃが出力するスキ
ャンアウト信号３１ｂとなって、直列に接続されたスキ
ャンパス３１を形成することにより行なわれる。前述し
たように、各フリップフロップ２１ａ，２１ｂ，２１ｃ
はスキャン機能を有しているため、第２のスキャンパス
回路１４と該フリップフロップ２１ａ，２１ｂ，２１ｃ
との間の回路、すなわち、メモリ制御部１３におけるメ
モリ制御回路１５、第１のセレクタ１６、第２のセレク
タ１７及び第３のセレクタ１８を含むテスト可能領域５
０の動作テストを行なうことができる。

【００４９】以下、前記のように構成された半導体集積
回路装置のテスト方法を図面を参照しながら説明する。
図２（ａ）は本実施形態に係る半導体集積回路装置のテ
ストタイミングを示すタイミングチャートである。

【００５０】まず、図２（ａ）に示すように、データ書
き込み工程ＳＴ１において、テストモード（＝ＴＭ）信
号３２及び第１のチップセレクト制御信号３３Ａを活性
化することにより、第１のセレクタ１６にテストデータ
バスＴＢを選択させて内部データバスＤＩＮを通じてメ
モリ回路部２０に書き込みデータを入力し、第２のセレ
クタ１７にテストアドレスバスＴＡを選択させて内部ア
ドレスバスＡＩＮを通じてメモリ回路部２０に書き込み
アドレスを入力し、第３のセレクタ１８にテストメモリ
制御信号ＴＣを選択させて内部メモリ制御信号ＷＲとし
てメモリ回路部２０に入力する。このとき、チップセレ
クト（＝ＣＳ）信号３５は、第４のセレクタ１９Ａにお
いて第１のチップセレクト制御信号３３Ａが選択されて
メモリ回路部２０のＣＳ端子に入力される。

【００５１】第１のチップセレクト制御信号３３Ａを活
性化させることにより、チップセレクト信号３５を活性
化させておき、メモリ回路部２０にテストデータバスＴ
Ｂを通じてデータを与え、テストアドレスバスＴＡを通
じてアドレスを与え、テストメモリ制御信号ＴＣを通じ
てデータ書き込み制御信号を与え、これらをクロック信
号３０に同期させることにより、メモリコア２２の所定
領域に所定データを書き込む。

【００５２】ここで、テストモード信号３２を活性化状
態にすることはＬＳＩの動作モードがテストモードであ
ることを意味し、チップセレクト信号３５を活性化状態
にすることはメモリ回路部２０のデータの読み書きを許
可することを意味する。

【００５３】 次に、データ保持テスト工程ＳＴ２Ａに
おいて、ＬＳＩの外部から第１のチップセレクト制御信
号３３Ａを非活性化して、チップセレクト信号３５を非
活性状態にし、メモリ回路部２０に対して、例えば、数
十ｍｓ〜数百ｍｓ程度の時間、データの読み書きを禁止
することにより、データ保持テストのための期間を確保
すると共に、該データ保持テスト工程ＳＴ２Ａと並列す
るロジック回路部動作テスト工程としてのスキャンテス
ト工程ＳＴ２Ｂにおいて、あらかじめ設定されたスキャ
ンパス３１を用いて、ロジック回路部１０のスキャンテ
ストを行なう。

【００５４】このときには、第１のチップセレクト制御
信号３３Ａが非活性化されてチップセレクト信号３５が
非活性状態にあるため、内部データバスＤＩＮ、内部ア
ドレスバスＡＩＮ、内部メモリ制御信号ＷＲの各信号線
の状態に関係なく、メモリ回路部２０のデータの読み書
きが禁止されている。

【００５５】次に、データ保持テスト工程ＳＴ２Ａ及び
スキャンテスト工程ＳＴ２Ｂのいずれもが終了した後
に、データ読み出しテスト工程ＳＴ３において、第１の
チップセレクト制御信号３３Ａを再び活性化して、チッ
プセレクト信号３５を活性状態にすることにより、テス
トデータバスＴＢ、テストアドレスバスＴＡ及びテスト
メモリ制御信号ＴＣを通じてメモリ回路部２０のテスト
出力信号３９Ｂから、データ書き込み工程ＳＴ１におい
てメモリ回路部２０に書き込んだデータを読み出し、読
み出されたデータがデータ保持テスト前に書き込まれた
値、すなわち、その期待値と一致するか否かを比較して
メモリ回路部２０のメモリテストを完了する。

【００５６】以上説明したように、本実施形態による
と、図２（ｂ）の従来のタイミングチャートに示すデー
タ保持テスト工程ＳＴ５２において、データ保持テスト
以外の一切の動作テストが禁止されているテスト期間
を、第１のチップセレクト制御信号３３Ａを用いてチッ
プセレクト信号３５を非活性状態にして、メモリ回路部
２０のデータの読み書きを禁止することによりスキャン
テストに割り当てることができる。その結果、独立して
行なわれていたデータ保持テスト工程ＳＴ５２とスキャ
ンテスト工程ＳＴ５４とを並列に行なうことができるの
で、半導体集積回路装置全体のテストに要する時間を短
縮することができる。

【００５７】

【００５８】 従って、本実施形態のメモリ制御回路１
３には、データ保持テスト中に新たにスキャンテストを
行なわせるための回路を設ける必要がない。

【００５９】本実施形態においては、低消費電力化を図
るため又はバンクメモリ構成を実現するため等に用いる
チップセレクト信号３５を用いて、且つ、簡易な回路構
成であって、ほとんど面積増加を招かない第４のセレク
タ１９Ａを用いて、テストモード時には、外部から制御
される第１のチップセレクト制御信号３３Ａを選択し、
該第１のチップセレクト制御信号３３Ａを用いることに
より、所望のタイミングで活性化又は非活性化の切り替
え制御を行なっている。その上、チップセレクト信号３
５の切り替えを行なった際の突発的な信号ノイズが生じ
にくいため、データ保持テスト中のメモリ回路部２０に
対して不用意なデータアクセスが行なわれないので、メ
モリ回路部２０へのデータ読み書きを確実に禁止するこ
とができる。

【００６０】また、一般に、テストの対象となるメモリ
回路が基準クロック信号に同期する同期式メモリである
場合には、該メモリ回路におけるデータ線及び制御線の
同期をとるためのスキャン機能付きフリップフロップが
メモリコアに最も近いところに設けられるため或いは同
期式メモリとして一体に設けられるため、スキャン機能
付きフリップフロップとメモリコアとの間に制御回路を
設けることができないので、スキャンテストによって該
スキャン機能付きフリップフロップの内容が随時書き換
えられることになり、メモリコアの内容を保証すること
ができない。また、一般には、スキャンテストモード時
には、テストモードから通常モードに戻す必要があり、
該テストモードの切り替え時の各信号間の遅延差による
遅延スパイクノイズ等が重畳したメモリ制御信号によっ
てメモリコアの内容を変化させてしまうというおそれが
ある。

【００６１】本実施形態によると、これらに対しても、
外部からチップセレクト信号３５を非活性化することに
より、メモリコアに対してデータの読み書き動作を確実
に禁止することができるため、メモリコアのデータ内容
が保証されるので、スキャンテストを並列して行なった
としても、確実にデータ保持テストを行なうことができ
る。

【００６２】なお、データ保持テスト工程ＳＴ２Ａの実
行時間は、画像処理部１１、メモリ制御部１３及びメモ
リ回路部２０の実効サイクルに対して十分に長い時間で
あればよい。

【００６３】また、データ保持テスト期間には、メモリ
に対して単にデータのアクセスを禁止するのみではな
く、印加する電圧を所定範囲で変動させることによって
データ値が変化するか否かをテストする工程を含んでい
てもよい。

【００６４】また、本実施形態において、メモリ回路部
２０のデータ保持テスト期間中に並列して行なうテスト
としてスキャンテストを選択したが、これに限らず、メ
モリ回路部２０に記録されたデータ内容を用いないテス
トであれば、スキャンテスト以外のテスト方法であって
もよい。

【００６５】以下、本発明の第１の実施形態の第１変形
例を図面を参照しながら説明する。

【００６６】図３は第１の実施形態の第１変形例に係る
半導体集積回路装置のチップセレクト信号生成部を示す
回路図である。本変形例においては、第１の実施形態に
示したチップセレクト信号生成部としての第４のセレク
タ１９Ａに代えて、外部から入力される第１のチップセ
レクト信号３３Ａとメモリ制御部１３から入力される第
２のチップセレクト制御信号３４Ａとの論理積を演算
し、演算した論理積をメモリ回路部２０に対するチップ
セレクト信号３５として出力するＡＮＤ回路１９Ｂが設
けられている。

【００６７】本変形例の特徴として、チップセレクト信
号３５の制御にテストモード信号３２が直接関与しない
点である。すなわち、第１のチップセレクト信号３３Ａ
が活性化されている間は、メモリ制御回路１３からの制
御信号である第２のチップセレクト信号３４ＡがＡＮＤ
回路１９Ｂの出力信号として、すなわち、チップセレク
ト信号３５としてメモリ回路部２０に入力される。一
方、第１のチップセレクト制御信号３３Ａが非活性状態
とされている間は、ＡＮＤ回路１９Ｂが出力するチップ
セレクト信号３５は非活性となるため、メモリ回路部２
０のデータの読み書きが禁止される状態となる。ここで
は、チップセレクト信号３５が論理値０の場合に非活性
状態を示し、論理値１の場合は活性状態を示す。

【００６８】通常の動作時には、第１のチップセレクト
制御信号３３Ａを活性状態に遷移させ該活性状態を保持
することにより、ＡＮＤ回路１９Ｂが出力するチップセ
レクト信号３５をメモリ制御部１３が出力する第２のチ
ップセレクト制御信号３４Ａの値に依存させることがで
きる。これに対して、テストモード時には、第２のチッ
プセレクト制御信号３４Ａを活性状態に遷移させ該活性
状態を保持することにより、該チップセレクト信号３５
を外部から入力される第１のチップセレクト制御信号３
３Ａの値に依存させることができる。

【００６９】このように、本変形例によると、チップセ
レクト信号３５は、テストモード信号３２に基づいて、
第１の実施形態と同様に外部から制御される第１のチッ
プセレクト制御信号３３Ａによって所望のタイミングで
活性化又は非活性化の切り替え制御を行なうことができ
る。これにより、第１のチップセレクト制御信号３３Ａ
を用いてチップセレクト信号３５を非活性状態にして、
メモリ回路部２０のデータの読み書きを禁止することに
より、並列してスキャンテストを実施することができ
る。その結果、図２（ｂ）に示すように独立して行なわ
れていたデータ保持テスト工程ＳＴ５２とスキャンテス
ト工程ＳＴ５４とを並列に行なうことができるので、半
導体集積回路装置全体のテストに要する時間を短縮する
ことができる。

【００７０】以下、本発明の第１の実施形態の第２変形
例を図面を参照しながら説明する。

【００７１】図４は第１の実施形態の第２変形例に係る
半導体集積回路装置を示す回路図である。第１の実施形
態及びその第１の変形例におけるメモリ回路部２０はい
ずれもバンクメモリ構成を有していないが、図４に示す
ように、本変形例におけるメモリ回路部は、第１のメモ
リ回路部２０Ａと第２のメモリ回路部２０Ｂとからなる
バンクメモリ構成を有している。なお、図４において、
第１の実施形態と同一の構成要素には同一の符号を付す
ことにより説明を省略する。

【００７２】本変形例においては、第４のセレクタ１９
ａと第５のセレクタ１９ｂとからなるチップセレクト信
号生成部を有している。

【００７３】第４のセレクタ１９ａはテストモード信号
３２に基づいて、該テストモード信号３２が活性時には
第１のチップセレクト制御端子ＣＳＣ１を介して外部か
ら入力される第１のチップセレクト制御信号３３Ａを選
択し、テストモード信号３２が非活性時にはメモリ制御
回路１５から出力される第２のチップセレクト制御信号
３４Ａを選択して第１のメモリ回路部２０Ａに第１のチ
ップセレクト信号３５Ａを出力する。

【００７４】また、第５のセレクタ１９ｂはテストモー
ド信号３２に基づいて、該テストモード信号３２が活性
時には第２のチップセレクト制御端子ＣＳＣ２を介して
外部から入力される第１のチップセレクト制御信号３３
Ｂを選択し、テストモード信号３２が非活性時にはメモ
リ制御回路１５から出力される第２のチップセレクト制
御信号３４Ｂを選択して第２のメモリ回路部２０Ｂに第
２のチップセレクト信号３５Ｂを出力する。

【００７５】本変形例に示すバンクメモリ構成を有する
半導体集積回路装置であっても、第１の実施形態と同様
に、第１のチップセレクト制御信号３３Ａを用いて第１
のチップセレクト信号３５Ａを非活性状態にして、第１
のメモリ回路部２０Ａに対してデータの読み書きを禁止
すると共に、第１のチップセレクト制御信号３３Ｂを用
いて第２のチップセレクト信号３５Ｂを非活性状態にし
て、第２のメモリ回路部２０Ｂに対してデータの読み書
きを禁止することによって、データ保持テスト中にもス
キャンテストを行なうことができる。従って、これまで
独立して行なわれていたデータ保持テストとスキャンテ
ストとを並列して行なうことができるので、半導体集積
回路装置全体のテストに要する時間を短縮することがで
きる。

【００７６】以下、本発明の第１の実施形態の第３変形
例を図面を参照しながら説明する。

【００７７】図５は第１の実施形態の第３変形例に係る
半導体集積回路装置を示す回路図である。図５に示すよ
うに、本変形例に係る装置は、第１の半導体基板６１に
形成された画像処理部１１、メモリ制御部１３及び各セ
レクタ１６〜１８，１９Ａ並びに第２の半導体基板６２
に形成されたメモリ回路部２０から構成されている。な
お、図５において、第１の実施形態と同一の構成要素に
は同一の符号を付すことにより説明を省略する。

【００７８】本変形例によると、半導体基板６１に形成
された画像処理部１１と該半導体基板６１とは異なる半
導体基板６２に形成されたメモリ回路部２０とは、プリ
ント基板等を用いて接続される。これらの半導体基板同
士を接続する接続用配線は、半導体基板６２におけるメ
モリ回路部２０の第１のスキャンパス回路２１を含むス
キャンパス３１を形成することにより容易にテストされ
る。

【００７９】また、第１の実施形態と同様に、第１のチ
ップセレクト制御信号３３Ａを用いてチップセレクト信
号３５を非活性状態にして、半導体基板６２におけるメ
モリ回路部２０のデータの読み書きを禁止することによ
って、データ保持テスト中であってもスキャンテストを
行なうことができる。これにより、従来独立して行なわ
れていたデータ保持テストとスキャンテストとを並列し
て行なうことができるので、半導体集積回路装置全体の
テストに要する時間を短縮することができる。

【００８０】なお、第１の実施形態及びその変形例にお
いて、ロジック回路部に画像処理用の回路を用いたが、
これに限らず、他の論理回路群よりなる機能回路であれ
ばよい。

【００８１】また、チップセレクト信号生成部にセレク
タを用いたが、これに限らず、セレクタと同等の出力信
号が得られる論理回路であってもよい。

【００８２】以下、本発明の第２の実施形態を図面を参
照しながら説明する。

【００８３】図６は本発明の第２の実施形態に係る半導
体集積回路装置を示す回路図である。図６に示すよう
に、半導体基板６０上には、ロジック回路部１０として
のＭＰＥＧ規格に準拠したデータ等の画像処理を行なう
画像処理部１１と、入力部がロジック回路部１０の一部
を構成し、画像処理データを記憶するメモリ回路部２０
と、該メモリ回路部２０の入出力動作を制御するロジッ
ク回路部１０としてのメモリ制御部１３とが形成されて
いる。なお、図６において、第１の実施形態と同一の構
成要素には同一の符号を付すことにより説明を省略す
る。

【００８４】本実施形態の特徴として、メモリ制御部１
３には、第１〜第３のセレクタ１６〜１８を介してメモ
リ回路部２０の入出力動作を制御するメモリ制御手段と
してのメモリ制御回路１５と、メモリＢＩＳＴ（Build
In Self Test）回路と呼ばれ、第１〜第３のセレクタ１
６〜１８を介してメモリ回路部２０のメモリコア２２の
テストを行なうテスト制御手段としてのテスト制御回路
７１と、チップセレクト信号生成部としての第４のセレ
クタ１９Ｃとが設けられている。

【００８５】第４のセレクタ１９Ｃは、テストモード信
号３２が活性時にはテスト制御回路７１から出力される
第１のチップセレクト制御信号３３Ｃを選択し、テスト
モード信号３２が非活性時にはメモリ制御回路１５から
出力される第２のチップセレクト制御信号３４Ｃを選択
してメモリ回路部２０に第２のチップセレクト信号３５
を出力する。

【００８６】以下、図２を参照しながら各テスト工程を
説明する。

【００８７】まず、データ書き込み工程ＳＴ１におい
て、テストモード信号３２を活性化して、第１のセレク
タ１６がテストデータバスＴＢを選択し、第２のセレク
タ１７がテストアドレスバスＴＡを選択し、第３のセレ
クタ１８がテストメモリ制御信号ＴＣを選択することに
より、テスト制御回路７１が出力するテストデータをメ
モリコア２２に書き込む。このときには、第４のセレク
タ１９Ｃはテスト制御回路７１によって出力される活性
化状態の第１のチップセレクト制御信号３３Ｃを選択し
て出力する。

【００８８】 次に、データ保持テスト工程ＳＴ２Ａに
移行すると、テスト制御回路７１は第１のチップセレク
ト制御信号３３Ｃを非活性状態にしてメモリコア２２の
動作を、例えば、数十ｍｓ〜数百ｍｓ程度の期間凍結す
る。このデータ保持テスト工程ＳＴ２Ａに並行するロジ
ック回路部動作テスト工程としてのスキャンテスト工程
ＳＴ２Ｂにおいて、スキャンパス３１を用いたスキャン
テストを行なうことにより、画像処理部１１、メモリ制
御部１３及びセレクタ１６〜１８の動作テストを行な
う。

【００８９】次に、データ保持テスト工程ＳＴ２Ａ及び
スキャンテスト工程ＳＴ２Ｂのいずれもが終了した後の
データ読み出しテスト工程ＳＴ３において、第１のチッ
プセレクト制御信号３３Ｃを再び活性化してチップセレ
クト信号３５を活性状態にすることにより、テストデー
タバスＴＢ、テストアドレスバスＴＡ及びテストメモリ
制御信号ＴＣを通じてメモリ回路部２０のテスト出力信
号３９Ｂから、データ書き込み工程ＳＴ１においてメモ
リコア２２に書き込んだデータを読み出し、読み出され
たデータが期待値と一致するか否かを比較してメモリ回
路部２０のメモリテストを完了する。

【００９０】このように、本実施形態によると、第１の
チップセレクト制御信号３３Ｃを用いてチップセレクト
信号３５を非活性状態にして、メモリ回路部２０のデー
タの読み書きを禁止することによって、データ保持テス
ト中であってもスキャンテストを行なうことができる。
従って、従来独立して行なわれていたデータ保持テスト
とスキャンテストとを並列に行なうことができるので、
半導体集積回路装置全体のテストに要する時間を短縮す
ることができる。

【００９１】なお、データ保持テスト工程ＳＴ２Ａの実
行時間は、画像処理部１１、メモリ制御部１３及びメモ
リ回路部２０の実効サイクルに対して十分に長い時間で
あればよい。

【００９２】以下、本発明の第２の実施形態の一変形例
を図面を参照しながら説明する。

【００９３】図７は第２の実施形態の一変形例に係る半
導体集積回路装置を示す回路図である。第２の実施形態
におけるメモリ回路部２０はバンクメモリ構成を有して
いないが、図７に示すように、本変形例におけるメモリ
回路部２０は、第１のメモリ回路部２０Ａと第２のメモ
リ回路部２０Ｂとからなるバンクメモリ構成を有してい
る。なお、図７において、第２の実施形態と同一の構成
要素には同一の符号を付すことにより説明を省略する。

【００９４】本変形例におけるメモリ制御部１３は、チ
ップセレクト信号生成部として第４のセレクタ１９ａと
第５のセレクタ１９ｂとを有し、さらに、チップセレク
ト制御端子ＣＳＣを介して外部から入力される信号とテ
スト制御回路７１が出力する信号との論理積を演算し、
演算した論理積を第４のセレクタ１９ａに出力する第１
のＡＮＤ回路７２と、チップセレクト制御端子ＣＳＣを
介して外部から入力される信号とテスト制御回路７１が
出力する信号との論理積を演算し、演算した論理積を第
５のセレクタ１９ｂに出力する第２のＡＮＤ回路７３と
を有している。

【００９５】第４のセレクタ１９ａはテストモード信号
３２に基づいて、該テストモード信号３２が活性時には
第１のＡＮＤ回路７２から出力される第１のチップセレ
クト制御信号３３Ｃを選択し、テストモード信号３２が
非活性時にはメモリ制御回路１５から出力される第２の
チップセレクト制御信号３４Ｃを選択して第１のメモリ
回路部２０Ａに第１のチップセレクト信号３５Ａを出力
する。

【００９６】また、第５のセレクタ１９ｂはテストモー
ド信号３２に基づいて、該テストモード信号３２が活性
時には第２のＡＮＤ回路７３から出力される第１のチッ
プセレクト制御信号３３Ｄを選択し、テストモード信号
３２が非活性時にはメモリ制御回路１５から出力される
第２のチップセレクト制御信号３４Ｄを選択して第２の
メモリ回路部２０Ｂに第２のチップセレクト信号３５Ｂ
を出力する。

【００９７】本変形例に示すバンクメモリ構成を有する
半導体集積回路装置であっても、第２の実施形態と同様
に、第１のチップセレクト制御信号３３Ｃを用いて第１
のチップセレクト信号３５Ａを非活性状態にして、第１
のメモリ回路部２０Ａのデータの読み書きを禁止すると
共に、第１のチップセレクト制御信号３３Ｄを用いて第
２のチップセレクト信号３５Ｂを非活性状態にして、第
２のメモリ回路部２０Ｂのデータの読み書きを禁止する
ことによって、データ保持テスト中にもスキャンテスト
を行なうことができる。従って、これまで独立して行な
われていたデータ保持テストとスキャンテストとを並列
に行なうことができるので、半導体集積回路装置全体の
テストに要する時間を短縮することができる。

【００９８】なお、第２の実施形態及びその変形例にお
いて、ロジック回路部に画像処理用の回路を用いたが、
これに限らず、他の論理回路群よりなる機能回路であれ
ばよい。

【００９９】また、チップセレクト信号生成部にセレク
タを用いたが、これに限らず、セレクタと同等の出力信
号が得られる論理回路であってもよい。

【０１００】

【発明の効果】 本発明に係る半導体集積回路装置によ
ると、データ保持テスト中に、スキャンパス回路を用い
てロジック回路部の動作テストを行なったとしても、メ
モリ回路部に保持されているデータは更新されることが
ない。従って、データ保持テストに並列してロジック回
路部の動作テストを行なうことができるため、装置全体
のテスト時間の短縮を図ることができる。

【０１０１】

【０１０２】

【０１０３】

【０１０４】

【０１０５】

【０１０６】 本発明に係る半導体集積回路装置のテス
ト方法によると、所定時間読み書き動作が禁止されるデ
ータ保持テストを行ないながら、同時にロジック回路部
の動作テストを行なうことができるため、従来、メモリ
回路部にスキャンパス回路を有しロジック回路部の動作
テストを行なう半導体集積回路装置の場合に、データ保
持テスト中に行なえなかったロジック回路部の動作テス
トを行なえるので、半導体集積回路装置体のテスト時間
を短縮することができる。

【０１０７】

【０１０８】

【０１０９】

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
装置を示す回路図である。

【図２】（ａ）は本発明の第１及び第２の実施形態に係
る半導体集積回路装置のテストタイミングを示すタイミ
ングチャートである。（ｂ）は従来の半導体集積回路装
置のテストタイミングを示すタイミングチャートであ
る。

【図３】本発明の第１の実施形態の第１の変形例に係る
半導体集積回路装置のチップセレクト信号生成部を示す
回路図である。

【図４】本発明の第１の実施形態の第２変形例に係る半
導体集積回路装置を示す回路図である。

【図５】本発明の第１の実施形態の第３変形例に係る半
導体集積回路装置を示す回路図である。

【図６】本発明の第２の実施形態に係る半導体集積回路
装置を示す回路図である。

【図７】本発明の第２の実施形態の一変形例に係る半導
体集積回路装置を示す回路図である。

【図８】従来の半導体集積回路装置を示す回路図であ
る。

【符号の説明】

１０ ロジック回路部 １１ 画像処理部 １２Ａ スキャン機能付きフリップフロップ １２Ｂ スキャン機能付きフリップフロップ １３ メモリ制御部 １４ スキャンパス回路（第２のスキャンパス回
路） １５ メモリ制御回路 （メモリ制御手段） １６ 第１のセレクタ １７ 第２のセレクタ １８ 第３のセレクタ １９Ａ 第４のセレクタ（チップセレクト信号生成
部） １９Ｂ ＡＮＤ回路（チップセレクト信号生成部） １９Ｃ 第４のセレクタ（チップセレクト信号生成
部） １９ａ 第４のセレクタ（チップセレクト信号生成
部） １９ｂ 第５のセレクタ（チップセレクト信号生成
部） ２０ メモリ回路部 ２０Ａ 第１のメモリ回路部 ２０Ｂ 第２のメモリ回路部 ２１ 第１のスキャンパス回路 ２１ａ 第１のスキャン機能付きフリップフロップ ２１ｂ 第２のスキャン機能付きフリップフロップ ２１ｃ 第３のスキャン機能付きフリップフロップ ２２ メモリコア ３０ クロック信号 ３１ スキャンパス ３１ａ スキャンイン信号 ３１ｂ スキャンアウト信号 ３２ テストモード信号 ３３Ａ 第１のチップセレクト制御信号 ３３Ｂ 第１のチップセレクト制御信号 ３３Ｃ 第１のチップセレクト制御信号 ３３Ｄ 第１のチップセレクト制御信号 ３４Ａ 第２のチップセレクト制御信号 ３４Ｂ 第２のチップセレクト制御信号 ３４Ｃ 第２のチップセレクト制御信号 ３４Ｄ 第２のチップセレクト制御信号 ３５ チップセレクト信号 ３５Ａ 第１のチップセレクト信号 ３５Ｂ 第２のチップセレクト信号 ３６ データバス ３７ アドレスバス ３８ メモリ制御信号 ３９Ａ 内部出力信号 ３９Ｂ テスト出力信号 ４０ 同期データ信号 ４１ 同期アドレス信号 ４２ 同期メモリ制御信号 ５０ テスト可能領域 ６０ 半導体基板 ６１ 半導体基板 ６２ 半導体基板 ７１ テスト制御回路（テスト制御手段） ７２ 第１のＡＮＤ回路 ７３ 第２のＡＮＤ回路 ＴＢ テストデータバス ＴＡ テストアドレスバス ＴＣ テストメモリ制御信号 ＤＩＮ 内部データバス ＡＩＮ 内部アドレスバス ＷＲ 内部メモリ制御信号 ＣＳ チップセレクト端子 ＣＳＣ チップセレクト制御端子 ＣＳＣ１ 第１のチップセレクト制御端子 ＣＳＣ２ 第２のチップセレクト制御端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−131181（ＪＰ，Ａ) 特開 昭63−53784（ＪＰ，Ａ) 特開 昭58−177598（ＪＰ，Ａ) 特開 平２−15500（ＪＰ，Ａ) 特開 昭55−78264（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/319

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 データの読み書き動作及び保持動作を行
   なうメモリ回路部と、データの処理を行なうロジック回
   路部とを備えた半導体集積回路装置であって、 前記半導体集積回路装置のテスト状態を決定するテスト
   モード信号に従って、前記ロジック回路部の動作テスト
   を行なうスキャンパス回路と、 前記テストモード信号とチップセレクト制御信号とによ
   り、前記メモリ回路部に対するデータの読み書き動作を
   許可又は禁止するチップセレクト信号を生成して出力す
   るチップセレクト信号生成部とを備えている ことを特徴
   とする半導体集積回路装置。
2. 【請求項２】 前記ロジック回路部は、前記メモリ回路
   部に対するデータの読み書き動作を制御するメモリ制御
   部を有しており、 前記チップセレクト信号生成部は、外部から入力される
   第１のチップセレクト制御信号と前記メモリ制御部から
   出力される第２のチップセレクト制御信号とを受け、前
   記テストモード信号に基づいて前記第１のチップセレク
   ト制御信号を選択し、選択した第１のチップセレクト制
   御信号を前記チップセレクト信号として前記メモリ回路
   部へ出力するセレクタよりなることを特徴とする請求項
   １に記載の半導体集積回路装置。
3. 【請求項３】 前記ロジック回路部は、前記メモリ回路
   部に対するデータの読み書き動作を制御するメモリ制御
   部を有しており、 前記チップセレクト信号生成部は、外部から入力される
   第１のチップセレクト制御信号と前記メモリ制御部から
   出力される第２のチップセレクト制御信号とを受け、前
   記第１のチップセレクト制御信号と前記第２のチップセ
   レクト制御信号との論理積を演算し、演算した論理積を
   前記チップセレクト信号として前記メモリ回路部へ出力
   するＡＮＤ回路よりなる ことを特徴とする請求項１に記
   載の半導体集積回路装置。
4. 【請求項４】 前記チップセレクト制御信号は前記ロジ
   ック回路部から出力されることを特徴とする請求項１に
   記載の半導体集積回路装置。
5. 【請求項５】 前記ロジック回路部は、前記メモリ回路
   部に対するデータの 読み書き動作を制御するメモリ制御
   手段と、前記メモリ回路部のメモリテストを制御するテ
   スト制御手段と、前記チップセレクト信号生成部とを有
   しており、 前記チップセレクト信号生成部は、前記テスト制御手段
   から出力される第１のチップセレクト制御信号と前記メ
   モリ制御手段から出力される第２のチップセレクト制御
   信号とを受け、前記テストモード信号に基づいて前記第
   １のチップセレクト制御信号を選択し、選択した第１の
   チップセレクト制御信号を前記チップセレクト信号とし
   て前記メモリ回路部へ出力するセレクタよりなることを
   特徴とする請求項１に記載の半導体集積回路装置。
6. 【請求項６】 データの読み書き動作及び保持動作を行
   なうメモリ回路部と、データの処理を行なうロジック回
   路部と、前記半導体集積回路装置のテスト状態を決定す
   るテストモード信号に従って、前記ロジック回路部の動
   作テストを行なうスキャンパス回路と、前記テストモー
   ド信号とチップセレクト制御信号とにより、前記メモリ
   回路部に対するデータの読み書き動作を許可又は禁止す
   るチップセレクト信号を生成して出力するチップセレク
   ト信号生成部とを備えた半導体集積回路装置のテスト方
   法であって、 前記メモリ回路部に対して所定のデータを書き込むデー
   タ書き込み工程と、 前記メモリ回路部に対して所定時間読み書き動作を禁止
   することにより、書き込まれたデータを前記メモリ回路
   部に保持するデータ保持テスト工程と、 前記データ保持テスト工程と並列に実行され、前記スキ
   ャンパス回路を用いて前記ロジック回路部の動作テスト
   を行なうロジック回路部動作テスト工程と、 前記メモリ回路部から、書き込まれたデータを読み出し
   て、読み出されたデータが前記所定のデータと一致する
   か否かのテストを行なうデータ読み出しテスト工程とを
   備えていることを特徴とする 半導体集積回路装置のテス
   ト方法。
7. 【請求項７】 前記ロジック回路部動作テスト工程は、
   前記スキャンパス回路よりなるスキャンパスを用いて、
   前記ロジック回路部に対してスキャンテストを行なうス
   キャンテスト工程であることを特徴とする請求項６に記
   載の半導体集積回路装置のテスト方法。