JP2778334B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＭＯＳ型のトランジスタとこれらトランジスタの高
抵抗負荷素子とから構成されたフリップフロップ回路を
メモリセルに用いたスタティックＲＡＭ型の半導体記憶
装置に関する。
特にＭＯＳ型のトランジスタとこれらトランジスタの高
抵抗負荷素子とから構成されたフリップフロップ回路を
メモリセルに用いたスタティックＲＡＭ型の半導体記憶
装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、大容
量化とともに、低スタンドバイ電流の実現のため、近
年、メモリセルを構成するトランジスタの負荷素子の高
抵抗化が進み、メモリセルのデータ蓄積ノード（記憶ノ
ード）のリーク特性が、そのメモリセルのデータ保持特
性に悪影響を与えるようになってきている。
量化とともに、低スタンドバイ電流の実現のため、近
年、メモリセルを構成するトランジスタの負荷素子の高
抵抗化が進み、メモリセルのデータ蓄積ノード（記憶ノ
ード）のリーク特性が、そのメモリセルのデータ保持特
性に悪影響を与えるようになってきている。
【０００３】従って記憶ノードリーク特性の測定の為、
測定用回路を通常のメモリセルが形成されている同一の
ウェハ上または同一のペレット上に配置していた。
測定用回路を通常のメモリセルが形成されている同一の
ウェハ上または同一のペレット上に配置していた。
【０００４】この従来の半導体記憶装置のノードリーク
特性の測定用回路を図４に示す。
特性の測定用回路を図４に示す。
【０００５】このノードリーク特性測定用回路は、ソー
スを共に基準電位点（接地電位点）と接続しドレインを
互いに相手方のゲートと接続するｎチャネルの第１及び
第２のトランジスタＱ１１，Ｑ１２と、ソース，ドレイ
ンの一方を第１のトランジスタＱ１１のドレインと接続
し他方及びゲートを接地電位点と接続するｎチャネルの
第３のトランジスタＱ１３と、ソース，ドレインの一方
を第２のトランジスタＱ１２のドレインと接続し他方及
びゲートを接続するｎチャネルの第４のトランジスタＱ
１４と、多結晶シリコン等により形成され一端を第１の
トランジスタＱ１１のドレインと接続し他端を試験用の
パッドＰＤと接続する高抵抗値の負荷抵抗Ｒ１１とをそ
れぞれ備えた複数の試験用メモリセルＴＭＣｂを有する
構成となっている。
スを共に基準電位点（接地電位点）と接続しドレインを
互いに相手方のゲートと接続するｎチャネルの第１及び
第２のトランジスタＱ１１，Ｑ１２と、ソース，ドレイ
ンの一方を第１のトランジスタＱ１１のドレインと接続
し他方及びゲートを接地電位点と接続するｎチャネルの
第３のトランジスタＱ１３と、ソース，ドレインの一方
を第２のトランジスタＱ１２のドレインと接続し他方及
びゲートを接続するｎチャネルの第４のトランジスタＱ
１４と、多結晶シリコン等により形成され一端を第１の
トランジスタＱ１１のドレインと接続し他端を試験用の
パッドＰＤと接続する高抵抗値の負荷抵抗Ｒ１１とをそ
れぞれ備えた複数の試験用メモリセルＴＭＣｂを有する
構成となっている。
【０００６】これら試験用メモリセルＴＭＣｂは、第１
〜第４のトランジスタＱ１１〜Ｑ１４及び負荷抵抗Ｒ１
１の特性及びこれらの相互接続が第３，第４のトランジ
スタＱ１３，Ｑ１４のソース，ドレインの他方の接続を
除き通常のメモリセル（図４には示されていない、図１
のメモリセルＭＣ参照）と同一になっている。
〜第４のトランジスタＱ１１〜Ｑ１４及び負荷抵抗Ｒ１
１の特性及びこれらの相互接続が第３，第４のトランジ
スタＱ１３，Ｑ１４のソース，ドレインの他方の接続を
除き通常のメモリセル（図４には示されていない、図１
のメモリセルＭＣ参照）と同一になっている。
【０００７】パッドＰＤに正の電源電圧Ｖｃｃを印加す
ると、トランジスタＱ１２のゲート電位がそのしきい値
電圧を越えてオン状態となり、このトランジスタＱ２の
ドレイン、つまりトランジスタＱ１１のゲート電位は低
レベルとなってこのトランジスタＱ１１はオフ状態とな
る。この状態の時、電源電圧Ｖｃｃ供給源から接地電位
点に流れる電流は、記憶ノードＮ１にリーク抵抗Ｒｎが
存在すれば、このリーク抵抗Ｒｎを流れるリーク電流と
なる。
ると、トランジスタＱ１２のゲート電位がそのしきい値
電圧を越えてオン状態となり、このトランジスタＱ２の
ドレイン、つまりトランジスタＱ１１のゲート電位は低
レベルとなってこのトランジスタＱ１１はオフ状態とな
る。この状態の時、電源電圧Ｖｃｃ供給源から接地電位
点に流れる電流は、記憶ノードＮ１にリーク抵抗Ｒｎが
存在すれば、このリーク抵抗Ｒｎを流れるリーク電流と
なる。
【０００８】実際には、１つの記憶ノードＮ１を介して
接地電位点へ流れるリーク電流は極めて小さく、ノード
リーク特性測定用回路には１０００個以上の試験用メモ
リセルＴＭＣｂを並列に接続配置し、パッドＰＤを介し
て流れる電流を測定し、１つの記憶ノードＮ１のリーク
特性はこの測定した電流を試験用メモリセルＴＭＣｂの
数で割った平均値として求めていた。
接地電位点へ流れるリーク電流は極めて小さく、ノード
リーク特性測定用回路には１０００個以上の試験用メモ
リセルＴＭＣｂを並列に接続配置し、パッドＰＤを介し
て流れる電流を測定し、１つの記憶ノードＮ１のリーク
特性はこの測定した電流を試験用メモリセルＴＭＣｂの
数で割った平均値として求めていた。
【０００９】
【発明が解決しようとする課題】この従来の半導体記憶
装置のノードリーク特性測定用回路は、１０００個以上
の試験用メモリセルＴＭＣｂを通常のメモリセルと同一
のウェハ上または同一のペレット上に配置する構成とな
っているので、チップ面積が増大するという問題点があ
り、また、このノードリーク特性測定用回路で測定され
たリーク電流は、１０００個以上の試験用メモリセルＴ
ＭＣｂの平均値であり、各々の記憶ノードのリーク電流
やリーク電流のばらつきを測定できないという問題点が
あった。
装置のノードリーク特性測定用回路は、１０００個以上
の試験用メモリセルＴＭＣｂを通常のメモリセルと同一
のウェハ上または同一のペレット上に配置する構成とな
っているので、チップ面積が増大するという問題点があ
り、また、このノードリーク特性測定用回路で測定され
たリーク電流は、１０００個以上の試験用メモリセルＴ
ＭＣｂの平均値であり、各々の記憶ノードのリーク電流
やリーク電流のばらつきを測定できないという問題点が
あった。
【００１０】本発明の目的は、チップ面積を縮小するこ
とができ、かつ個々の試験用メモリセルのリーク電流の
推定値やそのばらつきを測定することができる半導体記
憶装置を提供することにある。
とができ、かつ個々の試験用メモリセルのリーク電流の
推定値やそのばらつきを測定することができる半導体記
憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、対をなす第１及び第２のディジット線と、ソースを
共に基準電位点と接続しドレインを互いに相手方のゲー
トと接続する第１及び第２のトランジスタ、ソース，ド
レインの一方を前記第１のトランジスタのドレインと接
続し他方を前記第１のディジット線と接続しゲートに伝
達された信号が選択レベルのときオンとなる第３のトラ
ンジスタ、ソース，ドレインの一方を前記第２のトラン
ジスタのドレイと接続し他方を前記第２のディジット線
と接続しゲートに伝達された信号が選択レベルのときオ
ンとなる第４のトランジスタ、並びに電源供給端子と前
記第１及び第２のトランジスタのドレインとの間にそれ
ぞれ対応して接続された第１及び第２の抵抗を備えたメ
モリセルと、前記第３及び第４のトランジスタのゲート
に選択レベルの信号を伝達するワード線と、第１〜第４
のトランジスタの特性、これら第１〜第４のトランジス
タの相互接続、並びにこれら第１〜第４のトランジスタ
と基準電位点，前記第１及び第２のディジット線との間
の接続が前記メモリセルと同一に形成された試験用メモ
リセルと、この試験用メモリセルの第３及び第４のトラ
ンジスタのゲートに選択レベルの信号を伝達する試験用
ワード線と、通常動作時にはワード線選択信号に従って
前記ワード線を選択レベルにし、試験時には前記試験用
ワード線を選択レベルにするワード線選択切換手段と、
書込みデータを前記第１及び第２のディジット線に供給
するための書込み回路と、前記第１及び第２のディジッ
ト線のデータを外部へ出力するための読出し回路と、選
択信号に従って前記書込み回路からのデータを前記第１
及び第２のディジット線に、これら第１及び第２のディ
ジット線のデータを前記読出し回路に転送するデータ転
送回路とを有している。
は、対をなす第１及び第２のディジット線と、ソースを
共に基準電位点と接続しドレインを互いに相手方のゲー
トと接続する第１及び第２のトランジスタ、ソース，ド
レインの一方を前記第１のトランジスタのドレインと接
続し他方を前記第１のディジット線と接続しゲートに伝
達された信号が選択レベルのときオンとなる第３のトラ
ンジスタ、ソース，ドレインの一方を前記第２のトラン
ジスタのドレイと接続し他方を前記第２のディジット線
と接続しゲートに伝達された信号が選択レベルのときオ
ンとなる第４のトランジスタ、並びに電源供給端子と前
記第１及び第２のトランジスタのドレインとの間にそれ
ぞれ対応して接続された第１及び第２の抵抗を備えたメ
モリセルと、前記第３及び第４のトランジスタのゲート
に選択レベルの信号を伝達するワード線と、第１〜第４
のトランジスタの特性、これら第１〜第４のトランジス
タの相互接続、並びにこれら第１〜第４のトランジスタ
と基準電位点，前記第１及び第２のディジット線との間
の接続が前記メモリセルと同一に形成された試験用メモ
リセルと、この試験用メモリセルの第３及び第４のトラ
ンジスタのゲートに選択レベルの信号を伝達する試験用
ワード線と、通常動作時にはワード線選択信号に従って
前記ワード線を選択レベルにし、試験時には前記試験用
ワード線を選択レベルにするワード線選択切換手段と、
書込みデータを前記第１及び第２のディジット線に供給
するための書込み回路と、前記第１及び第２のディジッ
ト線のデータを外部へ出力するための読出し回路と、選
択信号に従って前記書込み回路からのデータを前記第１
及び第２のディジット線に、これら第１及び第２のディ
ジット線のデータを前記読出し回路に転送するデータ転
送回路とを有している。
【００１２】また、試験用メモリセル内に、メモリセル
の第１及び第２の抵抗と同一特性で一端を前記試験用メ
モリセルの第１及び第２のトランジスタのドレンインと
それぞれ対応する第１及び第２の抵抗を設け、これら第
１及び第２の抵抗の他端と電源供給端子との間の接続・
非接続を制御する接続制御手段を設けて構成される。
の第１及び第２の抵抗と同一特性で一端を前記試験用メ
モリセルの第１及び第２のトランジスタのドレンインと
それぞれ対応する第１及び第２の抵抗を設け、これら第
１及び第２の抵抗の他端と電源供給端子との間の接続・
非接続を制御する接続制御手段を設けて構成される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例は、対をなす第１及び第２のデ
ィジット線ＤＬ１，ＤＬ２と、ソースを共に基準電位点
と接続しドレインを互いに相手方のゲートと接続する第
１及び第２のトランジスタＱ１，Ｑ２、ソース，ドレイ
ンの一方を第１のトランジスタＱ１のドレインと接続し
他方を第１のディジット線ＤＬ１と接続しゲートに伝達
された信号が選択レベルのときオンとなる第３のトラン
ジスタＱ３、ソース，ドレインの一方を第２のトランジ
スタＱ２のドレインと接続し他方を第２のディジット線
ＤＬ２と接続しゲートに伝達された信号が選択レベルの
ときオンとなる第４のトランジスタＱ４、並びに電源電
圧Ｖｃｃの電源供給端子（以下電源供給端子（Ｖｃｃ）
という）と第１及び第２のトランジスタＱ１，Ｑ２のド
レインとの間にそれぞれ対応して接続された第１及び第
２の負荷抵抗Ｒ１，Ｒ２を備えた通常のメモリセルＭＣ
と、第３及び第４のトランジスタＱ３，Ｑ４のゲートに
選択レベルの信号を伝達するワード線ＷＬと、第１〜第
４のトランジスタＱ１１〜Ｑ１４の特性、これら第１〜
第４のトランジスタＱ１１〜Ｑ１４の相互接続、並びに
これら第１〜第４のトランジスタＱ１１〜Ｑ１４と基準
電位点，第１及び第２のディジット線ＤＬ１，ＤＬ２と
の間の接続がメモリセルＭＣと同一に形成された試験用
メモリセルＴＭＣと、この試験用メモリセルＴＭＣの第
３及び第４のトランジスタＱ１３，Ｑ１４のゲートに選
択レベルの信号を伝達する試験用ワード線ＴＷＬと、通
常動作時にはワード線選択信号ＷＳに従ってワード線Ｗ
Ｌを選択レベルにし、試験時には試験用ワード線ＴＷＬ
を選択レベルにするワード線選択切換手段のプログラム
回路５及びワード線切換回路６と、書込みデータを第１
及び第２のディジット線ＤＬ１，ＤＬ２に供給するため
の書込み回路３と、第１及び第２のディジット線ＤＬ
１，ＤＬ２のデータを外部へ出力するための読出し回路
４と、選択信号ＹＳに従って書込み回路３からのデータ
を第１及び第２のディジット線ＤＬ１，ＤＬ２に、これ
ら第１及び第２のデイジット線ＤＬ１，ＤＱ２のデータ
を読出し回路４に転送するデータ転送回路２とを有する
構成となっている。
ィジット線ＤＬ１，ＤＬ２と、ソースを共に基準電位点
と接続しドレインを互いに相手方のゲートと接続する第
１及び第２のトランジスタＱ１，Ｑ２、ソース，ドレイ
ンの一方を第１のトランジスタＱ１のドレインと接続し
他方を第１のディジット線ＤＬ１と接続しゲートに伝達
された信号が選択レベルのときオンとなる第３のトラン
ジスタＱ３、ソース，ドレインの一方を第２のトランジ
スタＱ２のドレインと接続し他方を第２のディジット線
ＤＬ２と接続しゲートに伝達された信号が選択レベルの
ときオンとなる第４のトランジスタＱ４、並びに電源電
圧Ｖｃｃの電源供給端子（以下電源供給端子（Ｖｃｃ）
という）と第１及び第２のトランジスタＱ１，Ｑ２のド
レインとの間にそれぞれ対応して接続された第１及び第
２の負荷抵抗Ｒ１，Ｒ２を備えた通常のメモリセルＭＣ
と、第３及び第４のトランジスタＱ３，Ｑ４のゲートに
選択レベルの信号を伝達するワード線ＷＬと、第１〜第
４のトランジスタＱ１１〜Ｑ１４の特性、これら第１〜
第４のトランジスタＱ１１〜Ｑ１４の相互接続、並びに
これら第１〜第４のトランジスタＱ１１〜Ｑ１４と基準
電位点，第１及び第２のディジット線ＤＬ１，ＤＬ２と
の間の接続がメモリセルＭＣと同一に形成された試験用
メモリセルＴＭＣと、この試験用メモリセルＴＭＣの第
３及び第４のトランジスタＱ１３，Ｑ１４のゲートに選
択レベルの信号を伝達する試験用ワード線ＴＷＬと、通
常動作時にはワード線選択信号ＷＳに従ってワード線Ｗ
Ｌを選択レベルにし、試験時には試験用ワード線ＴＷＬ
を選択レベルにするワード線選択切換手段のプログラム
回路５及びワード線切換回路６と、書込みデータを第１
及び第２のディジット線ＤＬ１，ＤＬ２に供給するため
の書込み回路３と、第１及び第２のディジット線ＤＬ
１，ＤＬ２のデータを外部へ出力するための読出し回路
４と、選択信号ＹＳに従って書込み回路３からのデータ
を第１及び第２のディジット線ＤＬ１，ＤＬ２に、これ
ら第１及び第２のデイジット線ＤＬ１，ＤＱ２のデータ
を読出し回路４に転送するデータ転送回路２とを有する
構成となっている。
【００１６】なお、プログラム回路５及びワード線切換
回路６の具体例を図２に示す。
回路６の具体例を図２に示す。
【００１７】ヒューズＦ５１未切断時には、プログラム
回路５の出力信号Ρが高レベルとなり、ワード線切換回
路６のＡＮＤゲートＧ６１によりワード線選択信号ＷＳ
がマスクされて試験用ワード線ＴＷＬは非選択レベルと
なり、一方ワード線選択信号ＷＳはＡＮＤゲートＧ６２
を通過して通常のワード線ＷＬをこのワード線選択信号
ＷＳのレベルに応じて選択レベル，非選択レベルにす
る。従って通常のメモリセルＭＣに対するデータの書込
み、読出しができる。
回路５の出力信号Ρが高レベルとなり、ワード線切換回
路６のＡＮＤゲートＧ６１によりワード線選択信号ＷＳ
がマスクされて試験用ワード線ＴＷＬは非選択レベルと
なり、一方ワード線選択信号ＷＳはＡＮＤゲートＧ６２
を通過して通常のワード線ＷＬをこのワード線選択信号
ＷＳのレベルに応じて選択レベル，非選択レベルにす
る。従って通常のメモリセルＭＣに対するデータの書込
み、読出しができる。
【００１８】ヒューズＦ５１切断時には、プログラム回
路５の出力信号Ｐが低レベルとなり、ワード線切換回路
６のＡＮＤゲートＧ６２によりワード線選択信号ＷＳが
マスクされてワード線ＷＬは非選択レベルとなり、一方
ワード線選択信号ＷＳはＡＮＤゲートＧ６１を通過して
試験用ワード線ＴＷＬをこのワード線選択信号ＷＳのレ
ベルに応じて選択レベル，非選択レベルにする。従って
試験用メモリセルＴＭＣに対するデータの書込み、読出
しができる。
路５の出力信号Ｐが低レベルとなり、ワード線切換回路
６のＡＮＤゲートＧ６２によりワード線選択信号ＷＳが
マスクされてワード線ＷＬは非選択レベルとなり、一方
ワード線選択信号ＷＳはＡＮＤゲートＧ６１を通過して
試験用ワード線ＴＷＬをこのワード線選択信号ＷＳのレ
ベルに応じて選択レベル，非選択レベルにする。従って
試験用メモリセルＴＭＣに対するデータの書込み、読出
しができる。
【００１９】ヒューズＦ５１を切断し、試験用メモリセ
ルＴＭＣに、書込み回路３により、例えばディジット線
ＤＬ１を低レベルとし、ディジット線ＤＬ２を高レベル
とすると、トランジスタＱ４を介して試験用メモリセル
ＴＭＣの記憶ノードＮ２が高レベルが供給され、記憶ノ
ードＮ２に寄生する記憶ノード容量Ｃｎを充電する。
ルＴＭＣに、書込み回路３により、例えばディジット線
ＤＬ１を低レベルとし、ディジット線ＤＬ２を高レベル
とすると、トランジスタＱ４を介して試験用メモリセル
ＴＭＣの記憶ノードＮ２が高レベルが供給され、記憶ノ
ードＮ２に寄生する記憶ノード容量Ｃｎを充電する。
【００２０】書込み回路３から記憶ノードＮ２への充電
が終了すると、この充電された電荷は、記憶ノードＮ２
にリーク抵抗Ｒｎが存在する場合、このリーク抵抗Ｒｎ
を介し、記憶ノード容量Ｃｎとリーク抵抗Ｒｎとによる
時定数で放電される。この時、記憶ノードＮ２は高レベ
ルのデータをこの時定数の時間内で保持していることに
なる。データを保持している時間内に読出し動作を行う
と、試験用メモリセルＴＭＣについても、正しいデータ
の書込み，読出しが可能となる。また、書込み終了後、
前述した時定数より充分長い時間が経過後、読出し動作
を行う場合は、誤りデータを読出す。従って、正しいデ
ータが読出し可能な書込み終了後から読出しまでの時
間、つまり試験用メモリセルＴＭＣのデータ保持時間を
測定することがっ可能となる。
が終了すると、この充電された電荷は、記憶ノードＮ２
にリーク抵抗Ｒｎが存在する場合、このリーク抵抗Ｒｎ
を介し、記憶ノード容量Ｃｎとリーク抵抗Ｒｎとによる
時定数で放電される。この時、記憶ノードＮ２は高レベ
ルのデータをこの時定数の時間内で保持していることに
なる。データを保持している時間内に読出し動作を行う
と、試験用メモリセルＴＭＣについても、正しいデータ
の書込み，読出しが可能となる。また、書込み終了後、
前述した時定数より充分長い時間が経過後、読出し動作
を行う場合は、誤りデータを読出す。従って、正しいデ
ータが読出し可能な書込み終了後から読出しまでの時
間、つまり試験用メモリセルＴＭＣのデータ保持時間を
測定することがっ可能となる。
【００２１】このように、電源電圧Ｖｃｃが供給されな
い試験用メモリセルＴＭＣを、各ディジット線対に対応
して備え、各々の試験用メモリセルＴＭＣのデータ保持
時間を測定することにより、各々の記憶ノードの設置電
位点へのリーク抵抗と記憶ノード容量との積が分かる。
また、半導体記憶装置製造上、記憶ノード容量のばらつ
きより、記憶ノードのリーク抵抗のばらつきの方が大き
いので、データ保持時間のばらつきは実質上記憶ノード
のリーム抵抗のばらつきと考えられ、従って各々の試験
用メモリセルＴＭＣの記憶ノードのリーク抵抗の値の推
定及びそのばらつきを推定することができる。
い試験用メモリセルＴＭＣを、各ディジット線対に対応
して備え、各々の試験用メモリセルＴＭＣのデータ保持
時間を測定することにより、各々の記憶ノードの設置電
位点へのリーク抵抗と記憶ノード容量との積が分かる。
また、半導体記憶装置製造上、記憶ノード容量のばらつ
きより、記憶ノードのリーク抵抗のばらつきの方が大き
いので、データ保持時間のばらつきは実質上記憶ノード
のリーム抵抗のばらつきと考えられ、従って各々の試験
用メモリセルＴＭＣの記憶ノードのリーク抵抗の値の推
定及びそのばらつきを推定することができる。
【００２２】また、リーク抵抗のばらつきが推定できる
程度の数だけ試験用メモリセルＴＭＣを設ければよいの
で、従来例よりこの試験用メモリセルの数を低減でき、
チップ面積を縮小することができる。
程度の数だけ試験用メモリセルＴＭＣを設ければよいの
で、従来例よりこの試験用メモリセルの数を低減でき、
チップ面積を縮小することができる。
【００２３】なお、この実施例においては、ヒューズＦ
５１を切断したとき試験用メモリセルＴＭＣに対するデ
ータの書込み，読出しを可能にしているが、ヒューズＦ
５１の未切断時に試験用メモリセルＴＭＣに対するデー
タの書込み，読出しを可能にするようにしてもよい。
５１を切断したとき試験用メモリセルＴＭＣに対するデ
ータの書込み，読出しを可能にしているが、ヒューズＦ
５１の未切断時に試験用メモリセルＴＭＣに対するデー
タの書込み，読出しを可能にするようにしてもよい。
【００２４】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２５】この実施例は、第１の実施例の試験用メモ
リセルＴＭＣに、メモリセルＭＣの第１及び第２の負荷
抵抗Ｒ１，Ｒ２と同一特性で一端をこの試験用メモリセ
ルＴＭＣの第１及び第２のトランジスタＱ１１，Ｑ１２
のドレインとそれぞれ対応する第１及び第２の負荷抵抗
Ｒ１１，Ｒ１２を設けて試験用メモリセルＴＭＣａと
し、これら第１及び第２の負荷抵抗Ｒ１１，Ｒ１２の他
端と電源供給端子（Ｖｃｃ）との間の接続・非接続を制
御する接続制御手段のヒューズＦ１を設けたものであ
る。
リセルＴＭＣに、メモリセルＭＣの第１及び第２の負荷
抵抗Ｒ１，Ｒ２と同一特性で一端をこの試験用メモリセ
ルＴＭＣの第１及び第２のトランジスタＱ１１，Ｑ１２
のドレインとそれぞれ対応する第１及び第２の負荷抵抗
Ｒ１１，Ｒ１２を設けて試験用メモリセルＴＭＣａと
し、これら第１及び第２の負荷抵抗Ｒ１１，Ｒ１２の他
端と電源供給端子（Ｖｃｃ）との間の接続・非接続を制
御する接続制御手段のヒューズＦ１を設けたものであ
る。
【００２６】この実施例では、ヒューズＦ１を切断した
時は第１の実施例と同様の動作となり、試験用メモリセ
ルＴＭＣａのノードリーク特性が測定可能となる。一
方、ヒューズＦ１未切断時には、試験用メモリセルＴＭ
Ｃａは通常のメモリセルＭＣの構成と全く同一となり、
通常のメモリセルＭＣが不良となった場合、プログラム
回路５のヒューズＦ５１を切断することにより、不良の
メモリセルＭＣの代りに試験用メモリセルＴＭＣａを置
換して使用することが可能となり、不良品となる半導体
記憶装置を良品として救済することができる。
時は第１の実施例と同様の動作となり、試験用メモリセ
ルＴＭＣａのノードリーク特性が測定可能となる。一
方、ヒューズＦ１未切断時には、試験用メモリセルＴＭ
Ｃａは通常のメモリセルＭＣの構成と全く同一となり、
通常のメモリセルＭＣが不良となった場合、プログラム
回路５のヒューズＦ５１を切断することにより、不良の
メモリセルＭＣの代りに試験用メモリセルＴＭＣａを置
換して使用することが可能となり、不良品となる半導体
記憶装置を良品として救済することができる。
【００２７】なお、この実施例においては、接続制御手
段をヒューズＦ１としてこのヒューズＦ１切断時にノー
ドリーク特性の測定が可能となるようにしたが、接続制
御手段をヒューズＦ１未切断時にノードリーク特性の測
定が可能になるようにすることもできる。
段をヒューズＦ１としてこのヒューズＦ１切断時にノー
ドリーク特性の測定が可能となるようにしたが、接続制
御手段をヒューズＦ１未切断時にノードリーク特性の測
定が可能になるようにすることもできる。
【００２８】
【発明の効果】以上説明したように本発明は、通常のメ
モリセルのうちの第１及び２の負荷抵抗がないもの、又
はこれら第１及び第２の負荷抵抗がある場合にはこれら
負荷抵抗への電源電圧の供給が制御される試験用メモリ
セルをディジット線対間に設け、通常のメモリセル及び
試験用メモリセルの一方をワード線選択切換手段により
選択してデータの書込み，読出しを行い、試験用メモリ
セルのデータ保持時間を測定する構成とすることによ
り、データ保持時間から各試験用メモリセルのリーク抵
抗，リーク電流及びそのばらつきを推定することがで
き、かつ試験用メモリセルの数を低減することができる
ので、チップ面積を縮小することができる効果がある。
モリセルのうちの第１及び２の負荷抵抗がないもの、又
はこれら第１及び第２の負荷抵抗がある場合にはこれら
負荷抵抗への電源電圧の供給が制御される試験用メモリ
セルをディジット線対間に設け、通常のメモリセル及び
試験用メモリセルの一方をワード線選択切換手段により
選択してデータの書込み，読出しを行い、試験用メモリ
セルのデータ保持時間を測定する構成とすることによ
り、データ保持時間から各試験用メモリセルのリーク抵
抗，リーク電流及びそのばらつきを推定することがで
き、かつ試験用メモリセルの数を低減することができる
ので、チップ面積を縮小することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のワード線選択切換手段
の具体例を示す回路図である。
の具体例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１ ディジット線負荷回路 ２ データ転送回路 ３ 書込み回路 ４ 読出し回路 ５ プログラム回路 ６ ワード線切換回路 ＤＬ１，ＤＬ２ ディジット線 Ｆ１，Ｆ５１ ヒューズ Ｇ６１，Ｇ６２ ＡＮＤゲート ＩＶ５１，ＩＶ５２，ＩＶ６１ インバータ Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４，Ｑ５１ トランジスタ Ｒ１，Ｒ２，Ｒ１１，Ｒ１２ 負荷抵抗 ＴＭＣ，ＴＭＣａ，ＴＭＣｂ 試験用メモリセル ＴＷＬ 試験用ワード線 ＷＬ ワード線
Claims (2)
- 【請求項１】 対をなす第１及び第２のディジット線
と、ソースを共に基準電位点と接続しドレインを互いに
相手方のゲートと接続する第１及び第２のトランジス
タ、ソース，ドレインの一方を前記第１のトランジスタ
のドレインと接続し他方を前記第１のディジット線と接
続しゲートに伝達された信号が選択レベルのときオンと
なる第３のトランジスタ、ソース，ドレインの一方を前
記第２のトランジスタのドレイと接続し他方を前記第２
のディジット線と接続しゲートに伝達された信号が選択
レベルのときオンとなる第４のトランジスタ、並びに電
源供給端子と前記第１及び第２のトランジスタのドレイ
ンとの間にそれぞれ対応して接続された第１及び第２の
抵抗を備えたメモリセルと、前記第３及び第４のトラン
ジスタのゲートに選択レベルの信号を伝達するワード線
と、第１〜第４のトランジスタの特性、これら第１〜第
４のトランジスタの相互接続、並びにこれら第１〜第４
のトランジスタと基準電位点，前記第１及び第２のディ
ジット線との間の接続が前記メモリセルと同一に形成さ
れた試験用メモリセルと、この試験用メモリセルの第３
及び第４のトランジスタのゲートに選択レベルの信号を
伝達する試験用ワード線と、通常動作時にはワード線選
択信号に従って前記ワード線を選択レベルにし、試験時
には前記試験用ワード線を選択レベルにするワード線選
択切換手段と、書込みデータを前記第１及び第２のディ
ジット線に供給するための書込み回路と、前記第１及び
第２のディジット線のデータを外部へ出力するための読
出し回路と、選択信号に従って前記書込み回路からのデ
ータを前記第１及び第２のディジット線に、これら第１
及び第２のディジット線のデータを前記読出し回路に転
送するデータ転送回路とを有することを特徴とする半導
体記憶装置。 - 【請求項２】 試験用メモリセル内に、メモリセルの第
１及び第２の抵抗と同一特性で一端を前記試験用メモリ
セルの第１及び第２のトランジスタのドレンインとそれ
ぞれ対応する第１及び第２の抵抗を設け、これら第１及
び第２の抵抗の他端と電源供給端子との間の接続・非接
続を制御する接続制御手段を設けた請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042634A JP2778334B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042634A JP2778334B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250897A JPH05250897A (ja) | 1993-09-28 |
| JP2778334B2 true JP2778334B2 (ja) | 1998-07-23 |
Family
ID=12641448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042634A Expired - Lifetime JP2778334B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778334B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5044868B2 (ja) * | 2000-11-17 | 2012-10-10 | 富士通セミコンダクター株式会社 | 半導体装置およびマルチチップモジュール |
| JP4693880B2 (ja) * | 2008-08-12 | 2011-06-01 | 株式会社東芝 | 半導体集積回路 |
-
1992
- 1992-02-28 JP JP4042634A patent/JP2778334B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05250897A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |