TWI797283B - 用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置 - Google Patents

用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置 Download PDF

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Abstract

一種半導體晶粒包括耦接至該輸出引腳的一回授路徑，及一完整性監測電路(IMC)。該輸出引腳通訊地耦接至該邏輯。該IMC經組態以接收一資料值。該IMC進一步經組態以接收來自該輸出引腳通過該回授路徑路由的測量資料值、比較該資料值與該測量資料值、並基於該比較，判定一錯誤是否已發生。

Description

用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置
本揭露係關於處理器及微控制器之輸入及輸出(I/O)的管理，且更具體地關於用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置。
微控制器、處理器、及其他半導體裝置係建立自半導體材料的晶粒並置於其他元件中，使得其等可與電子裝置及系統介接並於其中運作。例如，半導體裝置可包括在引線框架內半導體裝置放置於其上的平盤。引線框架可包括晶片封裝內部之將信號從晶粒運載至外部的金屬結構。半導體裝置可安裝在印刷電路板(PCB)上，該印刷電路板使用導電軌、焊墊、及其他特徵機械地支撐並電連接電子組件或電組件。通常將組件焊接至PCB上，以將該等組件電連接並機械緊固至該PCB。
I/O引腳可將半導體裝置連接至外部世界，諸如，PCB上。引腳可路由至半導體裝置的特定部分。路由可係動態的，使得特定引腳可取決於電子裝置的即刻組態而在不同時間以不同方式使用。
處理器、微控制器、微控制器單元(MCU)、中央處理單元(CPU)、及其他電子裝置可包括內部周邊裝置。此等周邊裝置可包括可用於MCU的各種部分以執行任務的數位或類比電路系統。此類內部周邊裝置可包括，例如，計數器、計時器、即時時鐘、通用異步接收器發射器(UART)介面、串列周邊介面(SPI)、或I2C介面。
一種半導體晶粒可包括經組態以產生一資料值的邏輯及經組態以輸出來自該半導體晶粒之值的一輸出引腳。該輸出引腳可通訊地耦接至該邏輯。該半導體晶粒可包括通訊地耦接至該輸出引腳的一第一回授路徑及一完整性監測電路(IMC)。該IMC可經組態以接收來自該邏輯的一資料值及來自該輸出引腳通過該第一回授路徑路由的一第一測量資料值、比較該資料值與該第一測量資料值、並基於該資料值與該第一測量資料值的該比較，判定一錯誤是否已發生。與上述實施例的任何者組合，該比較可基於一XOR運算。與上述實施例的任何者組合，該比較產生一錯誤已發生的一指示。與上述實施例的任何者組合，該IMC進一步經組態以基於一預期回應的時序而忽略該錯誤已發生的該指示。與上述實施例的任何者組合，該IMC進一步經組態以基於該資料值與該第一測量資料值的該比較而判定該錯誤已在該邏輯與該輸出引腳之間的該半導體晶粒內發生。與上述實施例的任何者組合，該半導體晶粒進一步包括通過一半導體封裝引腳通訊地耦接至該輸出引腳及通訊地耦接至該IMC的一第二回授路徑。與上述實施例的任何者組合，該IMC可進一步經組態以接收來自該輸出引腳通過該第二回授路徑路由的一第二測量資料值、比較該資料值與該第二 測量資料值、並基於該資料值與該第二測量資料值的該比較，判定一錯誤是否已發生在該半導體晶粒與該半導體封裝之間。與上述實施例的任何者組合，該IMC可進一步經組態以基於該資料值與該第二測量資料值的該比較而判定一銲線故障已發生在該半導體晶粒與該半導體封裝之間。與上述實施例的任何者組合，該IMC進一步經組態以基於該資料值與該第一測量資料值的該比較而判定一錯誤已發生在該半導體晶粒外部。與上述實施例的任何者組合，該半導體晶粒可包括通過一外部積體電路引腳通訊地耦接至該輸出引腳及通訊地耦接至該IMC的一第三回授路徑。與上述實施例的任何者組合，該IMC可進一步經組態以接收來自該輸出引腳通過該第三回授路徑路由的一第三測量資料值。與上述實施例的任何者組合，該半導體裝置可經組態以比較該值與該第三測量資料值。與上述實施例的任何者組合，該IMC可經組態以基於該資料值與該第三測量資料值的該比較而判定一錯誤已發生在該半導體封裝或輸出引腳與該外部積體電路引腳之間。
本揭露的實施例可包括一積體電路裝置。該積體電路裝置可包括上述該等半導體晶粒的任何者。該積體電路裝置可實施為，例如，微控制器、特殊應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)、微處理器、系統單晶片、或其他合適電子裝置。與此等實施例的任何者組合，該積體電路可包括包括該半導體晶粒的一半導體封裝。
本揭露的實施例可包括藉由上述該等半導體晶粒或積體電路之任何者執行的方法。
100:系統/IMP
102:電子裝置
104:半導體裝置晶粒
106:積體電路或半導體封裝
108:積體電路
110:IMP
112:應用邏輯
114:焊墊
116:引腳
118:引腳
120:埠/引腳
122:電子裝置/積體電路
124:路徑/應用邏輯
126:路徑
128:路徑
130:路徑
132:路徑/埠
134:路徑/埠
136:路徑/埠
138:路徑/埠
140:路徑/埠
142:路徑
144:引腳
200:完整性監測周邊裝置/IMP
202:資料輸入/輸入資料
204:時脈信號
206:輸出暫存器/埠暫存器
208:輸出驅動器
210:焊墊
212:銲線
214:引腳
216:PCB跡線及電路系統
218:引腳
220:資料回授線路/回授線路
222:資料回授線路/回授線路
224:資料回授線路/回授線路
226:多工器
228:遮沒計時器
230:比較電路系統
232:中斷
234:焊墊
236:銲線
238:焊墊
240:銲線
242:引腳
244:引腳
〔圖1〕根據本揭露的實施例繪示利用完整性監測周邊裝置的系統。
〔圖2〕根據本揭露的實施例繪示完整性監測周邊裝置的更詳細視圖。
〔圖3〕根據本揭露的實施例繪示完整性監測周邊裝置的實例時序圖。
圖1係根據本揭露的實施例之利用完整性監測周邊裝置的系統100的圖示。完整性監測周邊裝置(IMP)可藉由類比電路系統、數位電路系統、用於由處理器執行的指令、或其任何合適組合實施。IMP可經組態以判定錯誤是否已在系統100的I/O引腳、焊墊、或各種層級的其他實體介面之間的資料信號的傳播中發生。IMP可藉由，例如，IMP 110實施。
IMP 110可實施在系統100的任何合適位置中。在一個實施例中，IMP 110可實施在IMP 110經組態以驗證其的資料信號的源內。例如，IMP 110可實施在半導體裝置晶粒104內，該半導體裝置晶粒包括經組態以產生IMP 110經組態以驗證其之資料信號的應用邏輯112。在其他實施例中，IMP 110可位於電子裝置102的任何合適部分內，諸如在積體電路或半導體封裝內。包括IMP 110的積體電路或半導體封裝可係包括應用邏輯112的相同的或不同的積體電路或半導體封裝。在又其他實施例中，IMP 110可位於另一半導體晶粒內，但在包括應用邏輯112的相同積體電路或封裝內。
系統100可包括一或多個電子裝置，諸如電子裝置102。系統100亦可包括在電子裝置102外部的其他積體電路或電子裝置，諸如電子裝置/積體電路122。系統100可經組態以將資訊路由至及路由自此等元件。例如，電子 裝置102及電子裝置/積體電路122可通過各別埠/引腳120及引腳144將資訊路由至或自彼此。埠/引腳120及引腳144可經由路徑142連接。路徑142可包括，例如，跡線、導線、銲線、光學連接、無線連接、或任何其他合適的互連。
給定的電子裝置102可包括各種積體電路。例如，電子裝置102可包括積體電路或半導體封裝106。此外，電子裝置102可包括另一積體電路108。積體電路108可在收容應用邏輯112的積體電路外部。電子裝置102可經組態以將資訊路由至及路由自此類積體電路。各給定積體電路可經組態以執行各種功能性。此類功能性可藉由各別應用邏輯(諸如應用邏輯112)單獨地或與類比電路系統、數位電路系統、用於由處理器執行之指令、或其任何合適的組合結合地定義。給定積體電路可實施，例如，處理器、微控制器、MCU、CPU、特殊應用積體電路(ASIC)、現場可程式化閘陣列、或其他裝置。電子裝置102可經組態以經由路徑128在積體電路或半導體封裝106與積體電路108之間路由信號。此外，電子裝置102可經組態以經由路徑130路由來自積體電路(諸如積體電路或半導體封裝106)及用於電子裝置102外部之通訊的埠/引腳120的信號。路徑128、130可各自包括，例如，跡線、導線、銲線、光學連接、無線連接、或任何其他合適的互連。積體電路或半導體封裝106可包括一或多個I/O引腳，諸如引腳116。積體電路108可包括一或多個I/O引腳，諸如引腳118。路徑128可連接在引腳116與引腳118之間。
給定的積體電路(諸如積體電路或半導體封裝106)可包括一或多個半導體裝置晶粒，諸如半導體裝置晶粒104。積體電路或半導體封裝106可經組態以在半導體裝置晶粒104、在積體電路或半導體封裝106內的其他半導體裝置晶粒、與積體電路或半導體封裝106外部的元件的內容之間路由資訊。 積體電路或半導體封裝106可經組態以經由路徑126路由此類資訊。路徑126可包括下行銲線、晶粒銲線、或其他合適互連。路徑126可形成在半導體裝置晶粒104的焊墊114與引腳116之間。
為實施積體電路或半導體封裝106的一些或全部功能性，可將應用邏輯112鑄造在半導體裝置晶粒104中。應用邏輯112可藉由類比或數位電路系統的任何合適組合實施。應用邏輯112可通過基於半導體的路徑124連接至焊墊114。路徑124可包括半導體裝置晶粒104內部的任何合適互連，諸如實體、電、或電磁互連。由應用邏輯112產生的資料或遞送至其的資料可通過任何合適數目及類型的實體介面路由，諸如位於半導體裝置晶粒104之邊緣的焊墊114、位於積體電路或半導體封裝106上的引腳116、位於積體電路108之邊緣的引腳118、位於電子裝置102之邊緣的埠/引腳120、及電子裝置/積體電路122的引腳144。此外，此類資料可通過路徑124、126、128、130、142路由。雖然在圖式中顯示特定數目及類型的互連，可使用任何合適數目及類型的互連
系統100可包括用於將信號資訊路由至IMP 110的回授路徑。系統100可包括任合適數目及類型的回授路徑以將信號資訊路由至IMP 110。系統100中的回授路徑可包括路徑132、134、136、138、140。路徑132、134、136、138、140的特定實施方案可取決於將IMP 110實施在系統100內的何處。例如，路徑132、134、136、138、140可能需要額外引腳、焊墊、埠、或其他互連(未圖示)。從應用邏輯112發送至系統100的其他部分的資料可通過埠132、134、136、138、140分開路由回IMP 110。應用邏輯112可產生資料並在路徑124上將其發送至焊墊114。如原本產生的資料亦可通過路徑132發送至IMP 110。如在焊墊114到達的資料可通過路徑134發送至IMP 110。提供至焊墊114 的資料可通過路徑126提供至引腳116。如在引腳116到達的資料亦可通過路徑136發送至IMP 110。提供至引腳116的資料可提供至引腳118。如在引腳118到達的資料亦可通過路徑138發送至IMP 110。資料亦可發送至埠/引腳120及至引腳144上。如在引腳144到達的資料亦可通過路徑140發送至IMP 110。亦可存在其他回授路徑，諸如在埠/引腳120與IMP 110之間的路徑(未圖示)。
在一個實施例中，IMP 110可經組態以相對於實際在此類互連接收的資料檢查提供至互連的資料。提供至互連的資料可藉由來自應用邏輯112在路徑132上接收的資料判定。IMP 110可經組態以檢查來自一或多個此類互連，或其任何合適組合的資料。若實際上在此類互連接收並通過路徑132、134、136、138、140繞行至IMP 110的資料不與所預期的資料(亦即，原始資料或發送至此類互連的資料)匹配，則IMP 110可產生中斷、陷阱、重設、或以其他方式提供錯誤已發生的訊息。IMP 110可經組態以判定錯誤在何互連，或何互連之間發生。錯誤可源自信號中斷、機械故障、短路(short)、短路(short circuit)、開路、故障信號調節、外部破壞、或其他錯誤。雖然在圖1中直接將路徑顯示成連接元件，路徑可穿過中間電路系統、積體電路、或晶片。然而，路徑代表即使橫越此類中間元件應保持一致的資料。例如，到達引腳118或從引腳118橫越回的信號可能已通過一路上的一或多個外部積體電路及電路元件。然而，若未發生錯誤，此一類信號應係源自應用邏輯112及焊墊114的相同信號。
因此，IMP 110可經組態以識別印刷電路板(PCB)上的機械故障，該等機械故障可在應用中導致信號完整性喪失或控制喪失。錯誤的實例可包括破裂的PCB跡線、短路、或至IC引腳的破碎焊料連接。隨着功能安全需求 増加，系統100的積體電路或電子裝置可使用在若未適當控制可導致損傷的汽車、器具、或控制馬達、燃燒器、及其他外部裝置的其他應用中。IMP 110可經組態以提供將其實施於其中的任何元件(諸如微控制器)，控制信號已可靠地到達目的地或此一類控制信號已失敗的直接及即時回授。藉由在系統100內監測，IMP 110可比其他偵測方法(諸如外部電壓及電流的監測)更快地行動。
IMP 110可以任何合適方式實施，以判定輸出引腳或焊墊是否包括與預期輸入資料匹配的值。在一個實施例中，IMP 110可經組態以施加XOR運算以偵測失配。此外，延遲可發生在由應用邏輯112產生的預期值可用的時間與來自引腳或焊墊的值到達IMP 110的時間之間。因此，在進行比較之前，可由IMP 110對引腳或焊墊的給定位置施加特定的可組態延遲。延遲可係遮沒延遲。若IMP 110係用以評估多個引腳或焊墊，IMP 110可包括多工器以選擇在給定時間評估的特定引腳或焊墊。此外，給定評估多個引腳或焊墊的能力，IMP 110可經組態以評估可組態數目的此等通道。IMP 110可經組態以通過，例如，指令或暫存器值評估特定通道。
IMP 110可實施為核心獨立周邊裝置(CIP)。在諸如微控制器或處理器的系統中，作為CIP的IMP可以與微控制器或處理器獨立的進行方式運作。雖然在微控制器或處理器上執行的軟體可讀取或寫入資料至IMP 110可存取的暫存器，且IMP 110可對在微控制器或處理器上執行的軟體產生中斷，IMP 110不依賴此類軟體的執行狀態以執行在本揭露中描述的監測任務。在判定錯誤之後，IMP 110可對此類軟體產生中斷、或設定由此類軟體讀取的旗標或暫存器值。IMP 110可藉由由此類軟體設定的暫存器值啟用。然而，一旦運行， IMP 110可能不需要任何給定軟體的執行而繼續監測。此外，IMP 110可設定旗標、暫存器值、或產生中斷，但不需要軟體中的此類值的同步處理而繼續操作。此外，IMP 110可監測如在組態暫存器或其他設定中識別的來自焊墊114、引腳116、引腳118、引腳144的特定引腳的特定回授路徑。系統100可包括許多此類引腳，且待監測的特定引腳可在此類組態暫存器中指定。
因為IMP 110以與處理器核心獨立的方式操作，IMP 110可在較大的微控制器或處理器處於睡眠、閒置、或其他暫停模式時操作。由IMP 110產生之中斷的優先性可係可組態的。若由IMP 110產生的中斷係適當優先性的(亦即，足夠高的優先性)，中斷可導致處理器核心喚醒。
IMP 110可在任何合適時間執行其監測。IMP 110可經組態以連續地、對持續時間連續地、週期地、或依需求執行此類監測。
圖2根據本揭露的實施例繪示完整性監測周邊裝置200的更詳細視圖。IMP 200可完全或部分地實施圖1的IMP 110。
IMP 200可包括用於時脈信號204的輸入及資料輸入202。資料輸入202可藉由應用邏輯112或IMP 200駐留於其中之系統100的部分以外的其他部分產生。資料輸入202可儲存在埠或輸出暫存器206中。IMP 200可包括經組態以選擇資料回授線路220、222、224的何者將與儲存資料比較的一或多個多工器226。IMP 200可包括經組態以將儲存資料與資料回授線路220、222、224之經選擇一者的比較延遲或以其他方式的適當時間的遮沒計時器228。IMP 200可包括針對延遲調整的任何合適的比較電路系統230，該比較電路系統經組態以比較資料回授線路220、222、224之經選擇一者與從輸入資料202接收的預期資料。例如，IMP 200可包括逐位元或逐位元組XOR邏輯功能。若XOR係真， 則實際資料與預期資料之間的值可係不同的，並可產生中斷232。在相對於從輸入資料202接收的預期資料檢查資料回授線路220、222、224之經選擇一者的一者之後，可比較資料回授線路220、222、224的次一經選擇一者。IMP 200可將此比較平行地施加於許多不同通道。資料可依需要儲存。
輸入資料202可接收自任何合適源。在一個實施例中，輸入資料202可接收自應用邏輯124，該應用邏輯可實施在實施IMP 200的相同半導體晶粒內。在另一實施例中，輸入資料202可接收自在實施IMP 200之半導體晶粒外部的元件。例如，輸入資料202可接收自其他積體電路、電子裝置、或半導體晶粒上的元件。
在將輸入資料202儲存在埠暫存器206中，並經由輸出驅動器208輸出後，其可到達系統100的其他部分。圖2繪示IMP 100對提供至並自焊墊114、引腳116、及引腳118路由回的資料的實例應用。額外元件(未圖示)可包括在各種實施方案中以，例如，將IMP 100施加至埠/引腳120、引腳144、及路徑142。
在將輸入資料202儲存在埠暫存器206中，並經由輸出驅動器208輸出後，其可到達焊墊210。焊墊210可實施焊墊114。焊墊210可位於半導體晶粒(諸如半導體裝置晶粒104)的邊緣。可使用銲線212在半導體封裝的近邊緣的引腳214上製作連接。引腳214可實施引腳116。引腳214可係，例如，微控制器單元功能引腳。銲線212可實施路徑126。半導體封裝可實施積體電路或半導體封裝106。引腳214可實施積體電路的外部引腳。資料可通過PCB跡線及電路系統路由至另一引腳218。引腳218可實施積體電路108的引腳118，其可在 託管應用邏輯112或IMP 200的積體電路或封裝外部。PCB跡線及電路系統可實施路徑128。
可沿着此描述路徑將任何合適數目的回授線路路由回IMP 200。在一個實施例中，回授線路224可從焊墊210路由回IMP 200，如圖2中之(1)所示。回授線路224可實施路徑134。此回授可提供關於資料是否已正確地抵達半導體晶粒之邊緣的資訊。在另一實施例中，回授線路222可從引腳214路由回IMP 200，如圖2中之(2)所示。回授線路222可實施路徑136。此回授可提供關於資料是否已正確地橫跨銲線212抵達積體電路或半導體封裝之引腳的資訊。在圖2的實例中，此回授可橫跨引腳244路由回焊墊238。另一銲線240可使用以製作此一類連接。回授可在引腳214、244之間的半導體封裝內部地或在引腳214、244之間外部地路由。在又另一實施例中，回授線路220可從引腳218路由回IMP 200，如圖2中之(3)所示。回授線路220可實施路徑138。此回授可提供當將資料橫跨引腳242路由回焊墊234時，關於資料是否已橫跨PCB板或積體電路之間的其他連接正確到達引腳218的資訊。另一銲線236可用以製作此一類連接。
因此，在214而不在210報告的錯誤可指示錯誤具體地發生在焊墊210與引腳214之間，可能在銲線212中。此外，在218而不在214報告的錯誤可指示錯誤具體地發生在引腳218與引腳214之間，可能在PCB跡線及電路系統216中。
另外，可評估錯誤的特定模式。例如，取代藉由XOR比較發現的簡單錯誤，可評估XOR結果之值或長度的特定循環。此可通過偵測遮沒而執行。此外，偵測遮沒可將當輸入資料到達各種測量點並返回至IMP 200時的 傳播延遲列入考慮。傳播延遲亦可取決於焊墊驅動強度、旋轉率、焊墊負載、及外部信號調節及緩衝器。
圖3係根據本揭露的實施例之IMP 200的時序圖的實例繪示。
輸出焊墊資料可反映在圖2中的實例(1)、(2)、或(3)中發送至焊墊或引腳之任何者的資料。回授焊墊可反映在此等實例中從焊墊或引腳傳回的資料。回授焊墊可展現由於各式各樣的情況(諸如濾波、負載、雜訊、或其他情況)而不理想的上升及下降時間。
XOR曲線圖可顯示使用XOR運算，但未施加任何延遲之比較的實例結果。若未施加遮沒延遲，偽陽性錯誤可能以其他方式產生。XOR曲線圖顯示監測回授的比較與先前發送之資料的比較的XOR週期性地產生高信號。然而，此可使用遮沒延遲抑制。
可將IMP 200的時域顯示在圖3的下半部中。在接收到正的XOR結果之後，該結果可經抑制或遮沒達指定數目的循環。循環的指定數目可經驗地，並可因為一些此類焊墊或引腳可具有影響回授焊墊之形狀的不同旋轉率、雜訊、負載、或其他因素而取決於正被評估的特定焊墊或引腳判定。例如，遮沒延遲可係三個時脈循環。因此，在遭遇實際短路、在預期連續的「1」值時回授焊墊值未預期地下降至零之前不產生錯誤事件。在此三個循環之後，可產生錯誤事件。在遮沒延遲期間，可簡單地忽略XOR運算的結果。
已就一或多個實施例而論描述本揭露，且應理解，除了明確陳述者外，許多同等案、替代案、變化案及修改案係可行的且在本揭露之範疇內。雖然本揭露易受各種修改及替代形式，其特定實例實施例已顯示在圖式中 且在本文中詳細描述。然而，應當理解，本文描述之具體實例性實施例非意欲將本揭露限制於本文所揭露的具體形式。
100‧‧‧系統
102‧‧‧電子裝置
104‧‧‧半導體裝置晶粒
106‧‧‧積體電路或半導體封裝
108‧‧‧積體電路
110‧‧‧IMP
112‧‧‧應用邏輯
114‧‧‧焊墊
116‧‧‧引腳
118‧‧‧引腳
120‧‧‧埠/引腳
122‧‧‧電子裝置/積體電路
124‧‧‧路徑
126‧‧‧路徑
128‧‧‧路徑
130‧‧‧路徑
132‧‧‧路徑/埠
134‧‧‧路徑/埠
136‧‧‧路徑/埠
138‧‧‧路徑/埠
140‧‧‧路徑/埠
142‧‧‧路徑
144‧‧‧引腳

Claims (11)

  1. 一種半導體晶粒，其包含：一輸出墊(pad)，其與一邏輯電路通過一第一連接耦接；一第一回授路徑，其自該第一連接分開(separate)且通訊地直接耦接至該輸出墊；一完整性監測電路(integrity monitor circuit,IMC)，其經組態以：接收一資料值；通過該第一回授路徑接收一第一測量資料值；比較該資料值與該第一測量資料值；及基於該資料值與該第一測量資料值的該比較，判定一錯誤是否已發生；及一第二回授路徑，其通訊地直接耦接至一半導體封裝引腳並可與該IMC耦接；其中該IMC進一步經組態以：接收一第二測量資料值，其係來自該半導體封裝引腳並通過該第二回授路徑路由；比較該資料值與該第二測量資料值；及基於該資料值與該第二測量資料值的該比較，判定一錯誤已發生在該半導體晶粒與該半導體封裝之間。
  2. 如請求項1之半導體晶粒，其中：該輸出墊經組態以輸出來自該邏輯電路的值；且該資料值係由該IMC所接收。
  3. 如請求項1至2中之任一項之半導體晶粒，其中：該比較產生一錯誤已發生的一指示；且該IMC進一步經組態以基於一預期回應的時序而忽略該錯誤已發生的該指示。
  4. 如請求項1至2中之任一項之半導體晶粒，其中該IMC進一步經組態以基於該資料值與該第一測量資料值的該比較而判定該錯誤已在產生該資料值的該邏輯電路與該輸出墊之間的該半導體晶粒內發生。
  5. 如請求項1之半導體晶粒，其中該IMC進一步經組態以基於該資料值與該第二測量資料值的該比較而判定一銲線故障已發生在該半導體晶粒與該半導體封裝之間。
  6. 如請求項1之半導體晶粒，其進一步包括另一連接墊，該第二回授路徑通過該另一連接墊路由(routed)至該IMC。
  7. 如請求項1之半導體晶粒，其進一步包含：一第三回授路徑，其可直接通訊地耦接至一外部積體電路之一外部引腳並可與該IMC耦接，其中該外部引腳可與該半導體封裝引腳通過一分開連接而耦接；其中該IMC進一步經組態以：接收來自該外部引腳通過該第三回授路徑路由的一第三測量資料值；比較該值與該第三測量資料值；及基於該資料值與該第三測量資料值的該比較，判定一錯誤已發生在該半導體封裝引腳與該外部積體電路之該外部引腳之間。
  8. 一種積體電路裝置，其包含請求項1-7中任一項之半導體晶粒。
  9. 一種積體電路裝置，其包含：一半導體晶粒；具有至少一引腳之一殼體(housing)，其與該積體電路裝置之一邏輯電路通過一第一連接耦接；一第一回授路徑，其將該至少一引腳直接地且自該第一連接分開地(separately)與該積體電路裝置之一完整性監測電路(IMC)耦接，其中該IMC經組態以：自該邏輯電路接收一資料值；通過該至少一引腳接收通過該第一回授路徑路由的一第一測量資料值；比較該資料值與該第一測量資料值；及基於該資料值與該第一測量資料值的該比較，判定一錯誤是否已發生；及一第二回授路徑，其可直接通訊地耦接至一外部積體電路之一外部引腳，且其可與該IMC耦接；其中該外部引腳可通過一分開連接與該至少一引腳耦接；其中該IMC進一步經組態以：接收一第二測量資料值，其係來自該外部引腳並通過該第二回授路徑路由；比較該資料值與該第二測量資料值；及基於該資料值與該第二測量資料值的該比較，判定一錯誤已發生在該至少一引腳與該外部積體電路之該外部引腳之間。
  10. 如請求項9之積體電路裝置，其中該半導體晶粒包括一連接墊，該第一回授路徑通過該連接墊路由至該IMC。
  11. 一種利用如請求項9或10之積體電路裝置測試一系統中的途徑的方法，該方法包含監測該等回授路徑。
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