JP2008176553A - マイクロコンピュータ - Google Patents

Abstract

【課題】本発明は、自己の動作を確実に自己検証できるマイクロコンピュータチップを得ることを目的とする。
【解決手段】本発明によるマイクロコンピュータは、チップ（１）外部との信号授受のための複数のパッド（８、１５、１９）と、同一のパッド（８、１５）に接続された出力バッファ（７、１４）および入力バッファ（９、１６）と、入力バッファ（９、１６）の後段に設けられ、対応する出力バッファ（７、１４）から出力される信号を入力バッファ（９、１６）を介して受ける第１のラッチ（１１、１８）とを備え、第１のラッチ（１１、１８）は、複数のパッド（８、１５、１９）のうちの一のパッド（１９）を介して外部より付与される書き込み信号に応答して、入力バッファ（９、１６）を介して受ける信号をラッチし、第１のラッチ（１１、１８）にラッチされた信号を検証する検証機能を装備されたＣＰＵ（３）をさらに備える。
【選択図】 図３

Description

本発明は、半導体チップとして形成されたマイクロコンピュータ（以下略して「マイコンチップ」とする）に関し、特に出力信号を内部へフィードバックさせ、動作テストをマイコンチップ自身に行わせる技術に関する。

マイコンチップの動作テストを行う従来の方法は、主にＬＳＩテスタと接続され行われる。その際、マイコンチップの入出力端子（パッド）はＬＳＩテスタのテスタピンと接続され、またＬＳＩテスタにおいて、あらかじめマイコンチップへの入力信号やマイコンチップからの出力信号が正常である否かの判定等に関する設定がなされる。設定に従ってマイコンチップへ信号が入力され、マイコンチップからの出力信号が正常であるか否かの判定がＬＳＩテスタによって行われる。

しかしながら、マイコンチップはＬＳＩテスタのテスタピンを介してＬＳＩテスタと接続される為、マイコンチップの入出力端子数分のテスタピンが最低限必要であり、テスタピン数を削減する事によるＬＳＩテスタの同測数向上への弊害となっている。

また、ＬＳＩテスタの同測数向上を図る方法として、マイコンチップの出力信号を内部へフィードバックさせ、動作テストをマイコンチップ自身に行わせる方法が考えられる。しかし、マイコンチップの出力信号は、例えば外部メモリへのアドレス信号やアクセス用制御信号であれば、マイコンチップのクロック信号に同期して頻繁に変化する可能性があり、同じクロック信号に同期して動作するマイコンチップ自身でラッチするタイミングを得る事は困難であるという問題がある。

本発明は上記問題点を解決するためになされたもので、ラッチするタイミング信号を、マイコンチップのクロック信号とは非同期の信号として外部から入力し、動作テストをマイコンチップ自身に行わせることより、ＬＳＩテスタ使用時には１つのマイコンチップに要するテスタピンを削減し、ＬＳＩテスタの同測数向上を図る事を目的とする。また、動作テストをマイコンチップ自身に行わせことより、ＬＳＩテスタを使用せず自己検証を行わせる事を目的とする。

上記の目的を達成するために、本発明の一実施形態に係るマイクロコンピュータは、チップ外部との信号授受のための複数のパッドと、同一のパッドに接続された出力バッファおよび入力バッファと、入力バッファの後段に設けられ、対応する出力バッファから出力される信号を入力バッファを介して受ける第１のラッチとを備え、第１のラッチは、複数のパッドのうちの一のパッドを介して外部より付与される書き込み信号に応答して、入力バッファを介して受ける信号をラッチし、第１のラッチにラッチされた信号を検証する検証機能を装備されたＣＰＵをさらに備えて構成される。

本発明の一実施形態に係るマイクロコンピュータは、一のパッドを介して外部より付与される書き込み信号に応答して出力信号をラッチし、その信号をＣＰＵで検証するので、自己の動作を確実に自己検証できる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
（構成）
図１は、本発明の実施の形態１に係る、マイコンチップ及びＬＳＩテスタの構成を示したブロック図である。

マイコンチップ１は、チップ外部との信号授受のための複数のパッド８、１５、１９、２０、２１、２５と、それらのパッドに接続された出力バッファ７、１４、２４、及び入力バッファ９、１６、２６とを備えている。また、マイコンチップ１は、ＣＰＵ３及びＣＰＵ３と接続されたバス制御回路４を有する。バス制御回路４は、入力される信号をラッチし出力するポートラッチ（第２のラッチ回路）５、１２、２２の入力部、ポートラッチと同様の機能を持つポート裏ラッチ（第１のラッチ回路）１１、１８の出力部、１入力２出力構成のスイッチ２７の一方の出力部と接続される。

次に、ポートラッチ５から破線矢印を経由してポート裏ラッチ１１に至るまでの構成を示す。ポートラッチ５の出力部は２入力１出力構成のスイッチ６の一方の入力部と接続され、スイッチ６の他方の入力部は周辺機能出力部と接続される。周辺機能とは、マイコンチップ１内に備わったタイマ等の機能を示す。スイッチ６の入力部はポートラッチ５側が選択され、またスイッチ６の出力部は出力バッファ７の入力部と接続される。

出力バッファ７の出力部は、マイコンチップ１の外部との接続を行うために備わるｎ番目のパッド８、及び入力バッファ９の入力部と接続される。パッド８はＬＳＩテスタ２と接続される必要は無い。

図１には、従来の方法におけるパッド８とＬＳＩテスタ２との間の信号の授受を示す矢印が示されているが、本実施の形態においては信号の授受は行われず、接続される必要は無い。

入力バッファ９の出力部は１入力２出力構成のスイッチ１０の入力部と接続される。またスイッチ１０の一方の出力部はポート裏ラッチ１１の入力部と接続され、他方の出力部は周辺機能入力部と接続される。スイッチ１０の出力部はポート裏ラッチ１１側が選択される。

ポートラッチ１２から破線矢印を経由してポート裏ラッチ１８に至るまでの、ポートラッチ１２、２入力１出力構成のスイッチ１３、出力バッファ１４、ｎ＋１番目のパッド１５、入力バッファ１６、１入力２出力構成のスイッチ１７、ポート裏ラッチ１８についての構成は、上記のポートラッチ５から破線矢印を経由してポート裏ラッチ１１に至るまでの構成と同様であるため、説明を省略する。

パッド１９はＬＳＩテスタ２と接続され、またマイコンチップ１内の前記ポート裏ラッチ１１、１８と接続される。

パッド２０、２１は、マイコンチップ１の動作テストを実施するためのリセット信号やクロック信号が入力されるパッドを示し、ＬＳＩテスタ２と接続される。

ポートラッチ２２の出力部は２入力１出力構成のスイッチ２３の一方の入力部と接続され、スイッチ２３の他方の入力部は周辺機能出力部と接続される。スイッチ２３の入力部はポートラッチ２２側が選択され、スイッチ２３の出力部は出力バッファ２４の入力部と接続される。

出力バッファ２４の出力部は、パッド２５、及び入力バッファ２６の入力部と接続される。パッド２５はＬＳＩテスタ２と接続され、また入力バッファ２６の出力部は１入力２出力構成のスイッチ２７の入力部と接続される。スイッチ２７の一方の出力部はバス制御回路４と接続され、他方の出力部は周辺機能入力部と接続される。スイッチ２７の出力部はバス制御回路４側が選択される。

（動作）
次に動作の説明を行う。マイコンチップ１と本来接続される素子の一例としてメモリが挙げられ、アドレス信号やアクセス用制御信号のやりとりが行われる。パッド８、１５は、それらの信号の出力部に相当し、その内の２端子について図示したものである。（以下、これらの信号を「ポート出力信号」とする）また、ＣＰＵ３には自己検証機能が備わっており、検証は、ＬＳＩテスタ２からパッド２０、またはパッド２１へ入力されるリセット信号のタイミングを基準として開始される。

バス制御回路４から出力されたポート出力信号は、ポートラッチ５に入力され、破線矢印に沿ってスイッチ６、出力バッファ７を経由し、パッド８及び入力バッファ９へ入力される。本実施の形態においては、パッド８はＬＳＩテスタ２と接続されず、信号は入力バッファ９からスイッチ１０を経由してポート裏ラッチ１１へ入力される。同様に、バス制御回路４からポートラッチ１２に入力されたポート出力信号は、破線矢印を経由してポート裏ラッチ１８へ入力される。

ポート裏ラッチ１１、１８に入力されたポート出力信号は、ＬＳＩテスタ２からパッド１９を介して入力される裏ラッチ書き込み信号によって、ポート裏ラッチ１１、１８でラッチされ出力される。そのタイミングを図２に示す。図２（ａ）はマイコンチップ１を動作させるクロック信号、図２（ｂ）はポート出力信号、図２（ｃ）は前述したポート裏ラッチ１１、１８において信号をラッチするタイミングを制御する、裏ラッチ書き込み信号を示す。例えば、裏ラッチ書き込み信号の立ち上がりエッジに同期してラッチされるとすれば、図２のｔ３において図２（ｂ）のポート出力信号がラッチされる。

ここで、ポート出力信号は変化の激しい信号である可能性があり、例えば図２（ａ）、（ｂ）に示すようにマイコンチップ１を動作させるクロック信号の立ち上がりエッジｔ１、ｔ２、ｔ４に同期してポート出力信号が変化する場合は、同じクロック信号に同期して動作するマイコンチップ１自身でラッチするタイミングを得る事は困難である。その為、裏ラッチ書き込み信号はクロック信号とは非同期の信号として、外部から入力される。また、裏ラッチ書き込み信号のタイミングは、ＬＳＩテスタ２からマイコンチップ１へ入力されるリセット信号やクロック信号を基準とし、事前に行われるシミュレーションにより決定される。

ポート裏ラッチ回路１１、１８でラッチされた信号は、再びバス制御回路４へ入力され、ＣＰＵ３により期待値と比較され、正誤の判定が行われる。比較判定を行うプログラムや期待値はあらかじめマイコンチップ内に内蔵されている。

判定結果は、バス制御回路４からポートラッチ２２に入力され、スイッチ２３、出力バッファ２４、パッド２５を経由してＬＳＩテスタ２に出力される。

（効果）
マイコンチップの動作テスト時において、マイコンチップのクロック信号とは非同期の信号を外部より入力し、その信号をトリガとして出力信号をマイコンチップ内部でラッチする事により、マイコンチップ自身で期待値との比較を確実に行うことが可能になる。また、比較がマイコンチップ自身で行われる事により、比較を行う端子をＬＳＩテスタと接続する必要がなく、１つのマイコンチップに要するテスタピンが削減され、ＬＳＩテスタの同測数向上が期待できる。

＜実施の形態２＞
（構成）
図３は、本発明の実施の形態２に係る、マイコンチップ及びメモリの構成を示したブロック図である。

マイコンチップ１は、チップ外部との信号授受のための複数のパッド８、１５、１９と、それらのパッドに接続された出力バッファ７、１４、及び入力バッファ９、１６とを備えている。また、マイコンチップ１は、ＣＰＵ３及びＣＰＵ３と接続されたバス制御回路４を有する。バス制御回路４は、入力される信号をラッチし出力するポートラッチ（第２のラッチ回路）５、１２の入力部、ポートラッチと同様の機能を持つポート裏ラッチ（第１のラッチ回路）１１、１８の出力部と接続される。

次に、ポートラッチ５から破線矢印を経由してポート裏ラッチ１１に至るまでの構成を示す。ポートラッチ５の出力部は２入力１出力構成のスイッチ６の一方の入力部と接続され、スイッチ６の他方の入力部は周辺機能出力部と接続される。スイッチ６の入力部はポートラッチ５側が選択され、またスイッチ６の出力部は出力バッファ７の入力部と接続される。

出力バッファ７の出力部は、マイコンチップ１の外部との接続を行うために備わるｎ番目のパッド８、及び入力バッファ９の入力部と接続される。パッド８はメモリ２８と接続され、また入力バッファ９の出力部は１入力２出力構成のスイッチ１０の入力部と接続される。スイッチ１０の一方の出力部はポート裏ラッチ１１の入力部と接続され、他方の出力部は周辺機能入力部と接続される。スイッチ１０の出力部はポート裏ラッチ１１側が選択される。

ポートラッチ１２から破線矢印を経由してポート裏ラッチ１８に至るまでの、ポートラッチ１２、２入力１出力構成のスイッチ１３、出力バッファ１４、ｎ＋１番目のパッド１５、メモリ２８、入力バッファ１６、１入力２出力構成のスイッチ１７、ポート裏ラッチ１８についての構成は、上記のポートラッチ５から破線矢印を経由してポート裏ラッチ１１に至るまでの構成と同様であるため、説明を省略する。

パッド１９はメモリ２８と接続され、またマイコンチップ１内の前記ポート裏ラッチ１１、１８と接続される。

（動作）
次に動作の説明を行う。バス制御回路４から出力されたポート出力信号は、ポートラッチ５に入力され、破線矢印に沿ってスイッチ６、出力バッファ７を経由し、パッド８及び入力バッファ９へ入力される。さらに信号は、パッド８から外部素子であるメモリ２８に入力され、また入力バッファ９からスイッチ１０を経由してポート裏ラッチ１１へ入力される。同様に、バス制御回路４からポートラッチ１２に入力されたポート出力信号は、破線矢印を経由してメモリ２８、及びポート裏ラッチ１８へ入力される。

ポート裏ラッチ１１、１８に入力されたポート出力信号は、メモリ２８からパッド１９を介して入力される裏ラッチ書き込み信号によって、ポート裏ラッチ１１、１８でラッチされ出力される。

本実施の形態において、ポート出力信号としては、メモリへのアドレスやメモリアクセス用の制御信号（チップセレクト信号や書き込み読み出し信号等）が出力されており、メモリ２８はアドレスと制御信号が揃った段階で読み出しや書き込みの実行が可能となり、処理が行われる。また、信号が揃った段階においてメモリ２８は信号を出力する機能を有しており、その信号を裏ラッチ書き込み信号としてマイコンチップ１へ入力することにより、マイコンチップ１のクロック信号とは非同期の信号を使用することができる。

そのタイミングを図２に示す。図２（ａ）はマイコンチップ１を動作させるクロック信号、図２（ｂ）はポート出力信号、図２（ｃ）は前述したメモリ２８から出力される裏ラッチ書き込み信号を示す。例えば、裏ラッチ書き込み信号の立ち上がりエッジに同期してラッチされるとすれば、図２のt３において図２（ｂ）のポート出力信号がラッチされる。実施の形態１でも示したとおり、裏ラッチ書き込み信号はマイコンチップ１のクロックとは非同期の信号として、外部から入力されることが望ましい。

ポート裏ラッチ回路１１、１８でラッチされた信号は、再びバス制御回路４へ入力され、自己検証機能が備わったＣＰＵ３によって期待値と比較され、正誤の判定が行われる。比較判定を行うプログラムや期待値はあらかじめマイコンチップ内に内蔵されている。判定がＮＧであった場合は、割り込み処理にてアクセスＮＧに対する所定の対処が実行される。

（効果）
出力信号の期待値との比較をマイコンチップ自身に行わせる動作テストについて、裏ラッチ書き込み信号をマイコンチップと接続されたメモリから出力させることにより、メモリからの比較要求によりメモリアクセスに係る信号の動作テストをマイコンチップ自身で確実に行うことが可能となる。また、マイコンチップとメモリがセットされた後において、メモリへのアクセス開始時に正常に動作する事をチェックするといった機能を実現させることができる。

この発明の実施の形態１に係るマイコンチップの動作テスト時の構成を示すブロック図である。 この発明の実施の形態１、２に係るマイコンチップの動作テスト時のタイミングの例を示したタイミングチャートである。 この発明の実施の形態２に係るマイコンチップの動作テスト時の構成を示すブロック図である。

符号の説明

１ マイコンチップ、２ ＬＳＩテスタ、３ ＣＰＵ、４ バス制御回路、５，１２，２２ ポートラッチ、６，１３，２３ ２入力１出力構成のスイッチ、７，１４，２４ 出力バッファ、８，１５，１９，２０，２１，２５ パッド、９，１６，２６ 入力バッファ、１０，１７，２７ １入力２出力構成のスイッチ、１１，１８ ポート裏ラッチ、２８ メモリ。

Claims (4)

1. 半導体チップとして形成されたマイクロコンピュータであって、
   チップ外部との信号授受のための複数のパッドと、
   同一の前記パッドに接続された出力バッファおよび入力バッファと、
   前記入力バッファの後段に設けられ、対応する前記出力バッファから出力される信号を前記入力バッファを介して受ける第１のラッチ回路とを備え、
   前記第１のラッチ回路は、前記複数のパッドのうちの一のパッドを介して外部より付与される書き込み信号に応答して、前記入力バッファを介して受ける信号を保持し、
   前記第１のラッチ回路に保持された信号を検証する検証機能を装備されたＣＰＵをさらに備える、
   マイクロコンピュータ。
2. 前記出力バッファの前段に接続され、バス上の信号を保持して前記出力バッファに出力する第２のラッチ回路をさらに備える、請求項１に記載のマイクロコンピュータ。
3. 前記ＣＰＵは、前記複数のパッドのうちの所定のパッドを介して、外部のテスト装置より付与される信号に応答して、前記検証機能を実行し、
   前記書き込み信号は、前記テスト装置より付与される、
   請求項１又は請求項２に記載のマイクロコンピュータ。
4. 前記ＣＰＵは、外部のメモリにアクセスすることが可能であり、
   前記書き込み信号は、前記メモリより付与される、
   請求項１又は請求項２に記載のマイクロコンピュータ。

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