TWI397706B - 支援界面測試模式的系統、半導體元件、電子設備及方法 - Google Patents

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Description

支援界面測試模式的系統、半導體元件、電子設備及方法 【相關申請案之交互參考】
本申請案係主張申請於2005年4月18日，目前尚在審查之美國專利申請案序號第11/108,385號的接續部份之權利及優先權，其標題為「Bonding pads for testing of a semiconductor device」；該案為於2003年6月27日申請之美國專利案第6,882,717號案的分割案，其標題為「Bonding pads for testing of a semiconductor device」；而該案為於2002年11月27日所申請之美國專利案第6,812,726號案的接續部份，其標題為「Entering Test Mode and Accessing of a Packaged Semiconductor Device」。而本申請案亦為於2003年10月3日所申請之美國專利申請案第10/679,673號的接續部份，其標題為「Set up for a first integrated circuit chip to allow for testing of a co－packaged second integrated circuit chip」，並主張其權利及優先權。茲將所有上述美國專利及專利申請案的揭示內容在此合併以作為參考。
本發明概有關於積體電路之領域，且特別是關於測試積體電路系統的各種系統及方法。
半導體或積體電路(IC)裝置可含有許多經最小化而被實作於一半導體基板內的電路。而在使用該等IC裝置之前，必須先對該等進行測試，藉此確保適當操作。可利用一經實作於該等IC裝置本身之內的內建自我測試(BIST)電路，按一有限方式對該等IC裝置進行測試。然而，BIST測試並不完整，同時不會測試所有的操作特點。可藉由複雜的外部測試設備來徹底地測試一IC裝置。為能夠使用複雜的測試設備，通常是會需要許多專屬的輸入/輸出(I/O)腳針，藉此讓該測試設備輸入各種測試樣式、數碼及資料，並且檢驗該IC裝置的電路。然而，在一其中多個IC裝置經合併於一具有限數量之輸入/輸出導線的單一封裝內之環境下，使用外部測試設備以供徹底地測試一或更多的裝置或會出現困難，即使絕非不可能。而通常要增加專屬的測試腳針並不切實際。
根據本發明之一具體實施例，茲提供一種系統，此係為以在一半導體裝置中，測試一待予連同至少一第二積體電路晶片共同封裝之第一積體電路晶片，其中該半導體裝置之至少部分的外部終端應被該等第一及第二積體電路晶片所共享，並且其中該第一積體電路晶片經設計為正常操作及一測試模式。該系統包含有複數個測試緩衝多工器電路。在當該第一積體電路晶片在正常操作下時，各個測試緩衝多工器電路可操作以接收一來自該第二積體電路晶片的個別信號。而在當該第一積體電路晶片在測試模式下時，各個測試緩衝多工器電路可進一步操作以接收一來自該第二積體電路晶片或一相關外部終端的個別信號。該半導體裝置之一外部終端可操作以接收一信號，以令該第一積體電路晶片於該正常操作與該測試模式之間轉換。
根據本發明之另一具體實施例，提供有一記憶體晶片以供連同至少一系統晶片而封裝在一半導體裝置內，其中對於該半導體裝置之至少部分的外部終端應由該記憶體晶片及該系統晶片所共享，並且其中該記憶體晶片係經設計以正常操作及一測試模式。該記憶體晶片包含複數個測試緩衝多工器電路。在當該記憶體晶片在正常操作下時，各個測試緩衝多工器電路可操作以接收一來自該系統晶片的個別信號，並且在當該記憶體晶片在測試模式下時，可進一步操作以接收一來自一相關外部終端的個別信號。一測試輸入控制緩衝器電路可操作以接收一信號，以令該記憶體晶片在該正常操作及該測試模式之間轉換。
又根據本發明之另一具體實施例，提供一種方法，此係為以在一半導體裝置內，測試一經連同至少一第二積體電路晶片所封裝之第一積體電路晶片，其中對於該半導體晶片之至少部分的外部終端是由該等第一及第二積體電路晶片所共享，並且其中該第一積體電路晶片係經設計以正常操作及測試模式。該方法包含：將該第一積體電路晶片從正通常操作轉換至該測試模式；在該第一積體電路晶片內程式設定出各測試數碼；以及根據該程式設定數碼，並且利用各測試位址及測試樣式，來操作該第一積體電路晶片。
又根據本發明之另一具體實施例，提供一種系統，此係為以在一半導體裝置中，測試一待予連同至少一第二積體電路晶片而封裝之第一積體電路晶片，該第一積體電路晶片可包含一邏輯裝置，其中對於該半導體裝置之至少部分的外部終端應由該等第一及第二所共享，其中該第一積體電路晶片係經設計以正常操作及一測試模式，該系統包含複數個測試緩衝多工器電路，在當該第一積體電路晶片在正常操作下時，各個測試緩衝多工器電路可操作以接收一來自該第二積體電路晶片的個別信號，而在當該第一積體電路晶片在測試模式下時，各個測試緩衝多工器電路可操作以接收一來自該第二積體電路晶片或一相關外部終端的個別信號，並且該半導體裝置之一外部終端可接收一信號，以令該第一積體電路晶片於該正常操作與該測試模式之間轉換。
本發明之各種具體實施例包含一種系統，此者含有一第一積體電路，此者係經組態設定以按一正常模式及一測試模式之至少一者而操作的；一第二積體電路，該第一積體電路及該第二積體電路兩者被放置相同的半導體裝置封裝內；一第一終端，此者係外部於該半導體裝置封裝，經電子耦接於該第一積體電路及該第二積體電路，並經組態設定以接收一第一信號以由該第一積體電路使用，同時接收一第二信號以由該第二積體電路使用；以及至少一多工器電路，該多工器電路係經組態設定以在當該第一積體電路晶片在該正常模式下時，接收來自該第一終端之第二信號，並載送該第二信號而由該第二積體電路使用，並且經組態設定以在該測試模式下時，接收來自該第一終端之第一信號，並以將該第一信號載送至該第一積體電路。
本發明之各種具體實施例包含一種系統，此者含有一邏輯裝置，此者經組態設定以按一正常模式及一測試模式之至少一者而操作；一積體電路，該邏輯裝置及該積體電路係經放置在相同的半導體裝置封裝內；一第一終端，此者外部於該半導體裝置封裝內，經電子耦接於該邏輯裝置及該積體電路，並且經組態設定以操作如對於該邏輯裝置及該積體電路的共享輸入；一多工器電路，此者可操作以在該正常模式下，將一第一信號自該積體電路傳通至該邏輯裝置，並且可操作以在該測試模式下，將一第二信號自該第一終端傳通至該邏輯裝置；以及一第二終端，此者係外部於該半導體裝置封裝，並且經組態設定以接收一第三信號，以令在該正常模式及該測試模式之間轉換。
本發明之各種具體實施例包含一種系統，其中含有一第一積體電路，此者經組態設定以在一正常模式及一測試模式至少一者下操作；一第二積體電路，該第一積體電路及該第二積體電路兩者係經放置在相同的半導體裝置封裝內；一共享裝置，此係用以在當該第一積體電路在該正常模式下時，於該第一積體電路處接收一來自該第二積體電路之信號，並且用以在當該第一積體電路在該測試模式下時，於該第一積體電路處接收一來自一外部於該半導體裝置封裝之終端的信號；以及為以令該第一積體電路於該正常模式與該測試模式之間轉換的裝置。
本發明之各種具體實施例包含一種半導體裝置，其中包含一第一晶片；一第二晶片，此者經組態設定以在一正常模式及一測試模式下操作，該第二晶片含有至少一記憶體晶片或一邏輯裝置；一半導體裝置封裝，此者含有該第一晶片及該第二晶片；一或更多的輸入終端，此等由該第一晶片及該第二晶片所共享，至少部分的該等一或更多輸入終端之各者係外部於該半導體裝置封裝；複數個多工器電路，各個多工器電路可操作以在當該第二晶片在該正常操作模式下時，接收一來自該第一晶片之個別信號，而在當該第一晶片在該測試模式下時，各多工器電路可操作以接收一來自該等一或更多輸入終端之個別成員的個別信號；以及一測試輸入控制緩衝器電路，此者經組態設定以接收一信號，以令該第二晶片以於該正常模式與該測試模式之間轉換。
本發明之各種具體實施例包含一種電子裝置，此者含有複數個連接器，該等經組態設定以於該電子裝置與外部於該電子裝置的各裝置之間傳通電子信號；一系統積體電路，此者經組態設定以接收並使用來自該等複數個連接器之至少一第一成員的電子信號；一輔助積體電路，此者經組態設定以在當該電子裝置於一測試模式下操作時接受測試，並以在當該電子裝置於正常模式下操作時正常操作；以及一介面，此者含有一或更多的多工器電路，各者經組態設定以在當該電子裝置於正常模式下操作時，於該系統積體電路與該輔助積體電路之間載送電子信號，並以在當該電子裝置於該測試模式下操作時，於該等複數個連接器的第一成員與該輔助積體電路之間載送電子信號。
本發明之各種具體實施例包含一種操作一電子裝置之方法，該方法包含在一正常模式下操作該電子裝置，該正常模式包含將一經一第一電子連接器而來自一外部於該電子裝置之裝置的第一信號傳通至一經放置在該電子裝置內之系統積體電路，並且將一經一介面而來自該系統積體電路之第二信號傳通至一輔助積體電路，該第一電子連接器係由該系統積體電路及該介面所共享；將一來自一外部於該電子裝置之裝置的第三信號施加於一第二電子連接器，該第三信號係經組態設定以在該介面內改變一多工器電路的狀態，使得該電子裝置可在一測試模式下操作；以及在該測試模式下操作該電子裝置，該測試模式包含將一經該第一電子連接器而來自一外部於該電子裝置之裝置的第四信號透過該介面而傳通至該輔助積體電路，該測試模式係經組態設定以測試該輔助積體電路。
熟諳本項技藝之人士可自後載圖式、說明及申請專利範圍而隨即顯知本發明的各項重要技術優點。
可藉由參照各圖式之圖1到8以最佳瞭解本發明的各項具體實施例及其優點。在各圖式中的各相仿及相對應部分使用類似的編號。
半導體裝置
圖1A及1B說明示範性半導體裝置10及50，其中可經併入且運用根據本發明之各式具體實施例的各項系統及方法。該等半導體10及50代表各種類型的積體電路(IC)裝置(在此又稱為一經封裝裝置)，而該等或需例如像是藉由外部自動化測試設備或一積體電路測試器以進行測試。該等半導體裝置10及50各者可經封裝如一標準焊球格點陣列(BGA)或薄型方塊平面封裝(TQFP)，具有144支以上的腳針。然而，亦可使用其他型式的封裝處理。例如，該封裝處理可具有一陶瓷基底而具線路附接或運用薄膜基板，並且架置於一矽質基板或一印刷電路板(PCB)基板上。該封包處理可進一步運用各種表面架置技術，像是即如單式線內封裝(SIP)、雙式線內封裝(DIP)、鋸齒形線內封裝(ZIP)、塑膠導引晶片載體(PLCC)、微型外框封裝(SOP)、薄型SOP(TSOP)、平面封裝以及方塊平面封裝(QFP)，並且利用各種導線(即如J導線、鷗翅導線)或BGA型式連接器。
圖1A係一根據本發明之一具體實施例，一示範性半導體裝置10的區塊圖。即如圖示，該半導體裝置10可包含一系統積體電路(IC)12及一記憶體14。可在一個別半導體晶粒(通稱為「晶片」)中實作該系統IC 12及該記憶體14各者。各晶粒為一自例如矽質或是其他適當材料所構成的單塊結構。從而，該半導體裝置10可稱為一「多晶片模組(MCM)」。
該系統IC 12可為一具邏輯電路之晶片，例如像是一應用特定積體電路(ASIC)、一處理器、一微處理器、一微控制器、一現場可程式化閘極陣列(FPGA)、可程式化邏輯裝置(PLD)、複雜可程式化邏輯裝置(CPLD)或其他邏輯裝置。該記憶體14可為一IC記憶體晶片，例如像是靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、非揮發性隨機存取記憶體(NVRAM)，以及唯讀記憶體(ROM)，像是可擦拭可程式化ROM(EPROM)、電子可擦拭可程式化ROM(EEPROM)及快取記憶體。即如2001年9月28日所申審，標題為「Testing of Integrated Circuit Devices」之美國專利申請案第09/967,389號案文中所註述者(經授予相同所有權人，並且依其整體併入本案)，該經組態設定以待測試之晶片可，除該記憶體14以外或取代之，含有其他型式的裝置。從而，本掲中有關於該記憶體14的教示可另替為適用於邏輯晶片，像是閘極陣列或可程式化邏輯裝置，以及處理器或特用晶片，像是一應用特定積體電路(ASIC)、一微處理器、一微控制器、一數位信號處理器(DSP)等等。
該系統IC 12及該記憶體14可併同操作。該記憶體14提供對於由該系統IC 12或一些其他元件所提供之資料/資訊的儲存功能。該系統IC 12提供對該等資料/資訊進行操作的處理功能性，並且可對該記憶體14往返地擷取及儲存資訊。在該半導體裝置10的正常操作下，該記憶體14可自該系統IC 12接收對於該等資料/資訊的信號。
該系統IC 12及該記憶體14各者可含有一或更多的接附點板16，該等可例如透過該等接附線路18所連接，以提供在各晶片，及/或在該半導體裝置10之內或之外的其他元件間的通訊。即如在此所用者，該詞彙「經連接」、「經耦接」或其任何變化項目是指任何在兩個以上構件間之直接或間接的連接或耦接。為簡化起見，圖1A中僅在該等接附點板16及接附線路18之一局部處提供參考編號。至少部分的接附點板16及接附線路18可支援該系統IC 12與該記憶體14之間的通訊。
在一具體實施例裡，該系統IC 12及該記憶體14可為，像是對於一多晶片封裝(MCP)，在一印刷電路板(PCB)基板上而按逐側方式所架置。此PCB基板亦可具有各接附點板16及跡線19。在一具體實施例裡，經構成在該記憶體14或該系統IC 12上之至少部分的跡線19可用以作為對於其他晶片的腳針接出。
即如圖示，該半導體裝置10含有數個外部終端20，該等可為例如輸入/輸出(I/O)導線或腳針。簡言之，圖1A中僅對部份的外部終端20提供有參考編號。一般說來，這些外部終端20可供在該半導體裝置10內的各元件能夠與外部於該裝置10的各元件交換資料/資訊。在一具體實施例裡，一或更多的該等外部終端16可經連接於，且伺服，該系統IC 12及該記憶體14。亦即，一可對該系統IC 12提供I/O功能性的終端20亦可對該記憶體14提供I/O功能性。
為辨識該半導體裝置10是否正常操作，應徹底測試經包含於其內的各元件。為此目的，在一具體實施例裡，該記憶體14可接收來自外部於該裝置10之測試設備的信號。可在該記憶體14內提供或併入有一或更多的測試緩衝多工器電路22。各多工器電路22一般說來可操作以在該半導體裝置10之正常操作下所產生的各信號，以及在為測試該半導體裝置10所產生的各信號之間進行多工處理。在正常操作下所產生的信號可發自於該系統IC 12，而為測試的信號則是可發自於外部的測試設備。
該記憶體14亦可包含一晶片上序列樣式產生器，像是2002年元月25日所申審，標題為「Internally Generating Patterns For Testing In An Integrated Circuit Device」之相關美國專利申請第10/205,883號案文中所描述者，該案經受讓予相同所有權人並且茲依其整體而併入本案。此一樣式產生器可含有一測試縱行位址計數器以及一測試橫列位址計數器。該測試縱行位址計數器可獨立於該測試橫列位址計數器而增量。這些位址計數器可操作以按內部方式產生數字序列，以供在測試過程中作為位址之用。
若該記憶體14經封裝為一離散元件(亦即分離於該系統IC 12)，則徹底測試該記憶體將需完全地接取到該記憶體14的所有資料、控制及接取點，因此可輸入完整的測試樣式並從該記憶體擷取出。然而，由於該記憶體14與該系統IC 12經封裝於該半導體裝置10內，並且該記憶體14的各種接取點係經連接至該系統IC 12以供正常操作，因而該等測試緩衝多工器電路22可藉由在正常操作下來自該系統IC 12的各信號以及在測試過程中來自外部測試設備的各信號間之多工處理，以供完整地接取至該記憶體14。按此方式，於該記憶體14及該系統IC 12之間所共享的各外部終端20可模仿各測試腳針，而這些若該記憶體14係經個別地封裝則為專屬性。
在一具體實施例裡，該等經多工處理之信號可為時脈致能(CKE)、晶片選擇(CS)、橫列位址探針(RAS)、庫組選擇(BA)、所有橫列預充電(AP)、雙向式測試資料I/O(TD)、設定(SET)以及負載(LOAD)，以及對於同者的個別測試相應項目。應瞭解在其他具體實施例裡，尚可或另可對除如前文所述之該等信號以外的各信號進行多工處理。
此外，一或更多的外部終端20可為專屬於(亦即並非在該系統IC 12與該記憶體14之間所共享)為以測試該記憶體14。在一具體實施例裡，這些專屬終端20可接收用以測試(TEST)、類比字組線路電壓(VCCP)及類比記憶體基板電壓(VBB)的信號。該TEST信號一般說來是操作以將該記憶體14安置在測試模式下。該等VCCP及VBB信號則是用來藉由提供顯著地高於或低於VDD及VSS的電壓位準以對該記憶體14施壓。在其他具體實施例裡，僅一外部終端20－亦即對於該TEST信號者－為專屬於測試該記憶體14，而該等VCCP及VBB的信號則是在該記憶體14內所產生。這可減少對於該半導體裝置10的腳針數。又在另一具體實施例裡，可在該記憶體14與該系統IC 12之間共享接收該TEST信號的外部終端。在此情況下，會對該外部終端施加一不同於運用在正常操作下之各電壓位準的電壓位準，以將該記憶體14設置在測試模式下，即如本文中所進一步詳細討論。
該半導體裝置10可在正常操作下操作或是被設置在測試模式下。在正常操作下，該系統IC 12及該記憶體14可合作以接收、處理、儲存及輸出資料與資訊。而在測試模式下，可對該系統IC 12及該記憶體14之一或兩者進行功能測試以辨識適當操作。藉由本發明各項具體實施例，可完全獨立於該系統IC 12來對該記憶體14進行測試。
在一具體實施例裡，可藉由各種信號將該半導體裝置10(且特別是該記憶體14)設置在測試模式下，例如像是該等TEST、SET及LOAD信號。該記憶體14可含有一測試輸入控制緩衝器電路40，此者一般說來可操作以接收並緩衝用於程式設定該記憶體14的各項控制信號。在一些具體實施例裡，該TEST信號是被令為一高數值(或「1」，像是VDD)，並且在整個封裝內測試的過程中上維持高位。該等SET及LOAD信號最初可位於一低值(或「0」，像是VDD)。然後該等SET及LOAD信號經脈衝至高位而維持一預定時段長度(即如10 ns)，藉以致能該記憶體14上的測試緩衝多工器電路22。該半導體裝置10此刻即在測試模式下。
在測試模式下，可有兩種階段：一程式設定階段及一接取階段。在該程式設定階段裡，可設定或是程式設定該記憶體14以供進行測試。此設定可包含例如將各測試位址及循序測試資料樣式(或數碼)載入到該記憶體14的各部分(即如橫列及縱行測試計數器)。在一具體實施例裡，可利用一或更多的測試資料(TQD)信號以程式設定測試模式、載入測試位址、載入測試向量並載入測試樣式。可利用該等SET及LOAD信號以致能待予設定或載入的測試位址或向量。圖8中顯示一描述各SET及LOAD信號之脈衝以供程式設定一數碼的示範性計時圖，並在後文中參照於此圖以進行說明。可按非同步方式(亦即無需時脈)進行所有的測試模式程式設定。在一具體實施例裡，一測試控制(TCNT)被設定為高數值(「1」)以令該記憶體14離開該程式設定階段，並進入該接取階段。可無需再程式設定新的測試位址及向量。
在該接取階段裡，可利用該等測試位址及測試樣式以實際地啟動該記憶體14。在一具體實施例裡，當在接取階段內，該記憶體14會忽略不計所有的外部及突波計數器位址。該記憶體14僅認知到來自經程式設定橫列與縱行測試計數器的各位址。現在可利用各TDQ信號以對該記憶體14讀取及寫入資料。當在接取階段內時，可利用一測試停止橫列(TSR)計數器信號以停止該縱行位址計數器。這可供對各橫列及縱行位址獨立地增量(或減量)。該等TSR及TSC計數器信號兩者可為獨立於該CLK信號。一般說來，在一些具體實施例裡，於測試過程中該記憶體14的程式設定處理可為非同步。而在其他具體實施例裡或如一選項，該程式設定處理可對該記憶體14而為同步。同時，在接取階段的過程中，該記憶體14可依照記憶體規格而定同步地或非同步地操作。
為離開測試模式，在一具體實施例裡，可將該TEST信號攜至低數值(「0」)，這可清除所有的測試操作並關閉測試輸入緩衝器。
藉由各項系統及方法，根據本發明各式具體實施例，可完整地測試一連同於一或更多的其他晶片(即如該系統IC 12)而封裝之IC晶片(即如該記憶體14)，而無須要請求顯著數量的專屬I/O終端。可對該所欲IC晶片的所有資料、控制及接取接觸點片，提供來自一複雜外部測試設備(即如一標準外部記憶體測試器)的控制信號，藉以利用各式測試樣式及序列來進行徹底及完整的測試。這些具體實施例可提供完整且具有彈性的IC裝置測試作業。
在一些具體實施例裡，在此所描述之各系統及方法可併同運用於2000年9月21日所申審，標題為「Chip Testing Within a Multi－Chip Semiconductor Package」之相關美國專利申請案第09/666,208號中所描述的各系統及方法，茲將該案授予相同所有權人，且依其整體併入本案。
圖1B為一根據本發明之一具體實施例，另一示範性半導體裝置50的區塊圖。該半導體裝置50在許多方面可為類似於圖1A中所描繪的半導體裝置10。亦即，該半導體裝置50可含有一系統IC 12及一記憶體14(各者其上經提供有各接附點板16)，以及各外部終端20而供往返該半導體裝置50傳入/傳出各項資料/資訊。該記憶體14接收來自該系統IC 12的信號。此外，該記憶體14可包含一或更多的測試緩衝多工器電路22，以供於在正常操作下所產生之信號與為以進行測試而產生之信號間的多工處理，藉此讓該記憶體14能夠藉由外部測試設備而經徹底測試。
在該半導體裝置50裡，該系統IC 12及該記憶體14係按堆疊排置方式所提供。在此排置方式下，可例如利用任何適當的黏著劑，以將該系統IC 12接附於該記憶體14。可在該記憶體14上構成各跡線，以作為該系統IC 12的腳針接出。此外，雖未圖示，然可將部份的跡線構成於該系統IC 12上，藉以作為該記憶體14的腳針接出。
在一具體實施例裡，可藉由在正常操作下所使用的電壓，對各測試類比電壓(亦即字組線路電壓(VCCP)及類比記憶體基板電壓(VBB))之其一或兩者進行多工處理。對此，可在該記憶體14內提供或併入個別的測試緩衝多工器電路22。
測試緩衝多工器電路
圖2A為一根據本發明其一具體實施例，一測試緩衝多工器電路22的示範性實作略圖。該測試緩衝多工器電路22可為實作或併入於一記憶體14內以支援其測試處理。在此具體實施例裡，即如圖示該測試緩衝多工器電路22含有各緩衝器電路30a、30b以及各傳通閘極電路32a、32b。
其一緩衝器電路30b可經連接以接收一來自該系統IC 12的信號(即如資料(DQ))，而另一緩衝器電路30a則可經連接以透過一外部終端20接收一來自一測試機器的相對應測試信號(即如測試資料(TDQ))。該緩衝器電路30a是由一致能測試(ET)信號所致能，而該緩衝器電路30b則是由一致能正常(EN)信號所致能。該等ET及該EN信號可為互補信號，並且二者可由例如接收該TEST信號的相同外部腳針或導線所支援。此外部腳針可為在測試模式下專屬以接收至該記憶體14位置的TEST信號，或另者於該記憶體14及該系統IC 12之間所共享。
該傳通閘極電路32a在其輸入處經耦接以接收該緩衝器電路30a的輸出。該傳通閘極電路32b則是在其輸入處經耦接以接收該緩衝器電路30b的輸出。兩者傳通閘極電路32接收致能測試及致能正常信號。各個傳通閘極電路32通常可操作以在當一該致能測試信號及該致能正常信號之特定數值組合時，將一出現在其輸入處之信號的數值傳通作為其輸出信號的數值。例如，在一具體實施例裡，當該致能測試信號具有一高數值(「1」)並且該致能正常具有一低數值(「0」)時，則來自該緩衝器電路30a之輸出信號的數值出現在對於該測試緩衝多工器電路22的輸出Y處。該傳通閘極電路32之一示範性實作可如2001年9月28日所申審，標題為「Testing of Integrated Circuit Devices」的相關美國專利申請案第09/967,389號案文所述者，茲將該案授予相同所有權人，且依其整體併入本案。
圖2A中雖對於資料信號及其相對應測試信號僅繪出一單一測試緩衝器電路22，然應瞭解可在一記憶體14上，對於來自一系統IC 12之各種其他信號(即如CLK、CKE、CS、RAS、CAS、WE、DQM、BA及AP)以及其相對應測試信號(即如TCLK、TCKE、TCS、TRAS、TCAS、TWE、TDQM、TBA及TAP)的多工處理，提供複數個測試緩衝器電路22。
操作上，當經實作於該測試緩衝多工器電路22上之記憶體14是在正常操作下時，來自於該系統IC 12之信號(即如QD)的數值會被緩衝，且經傳通作為該多工器電路22的輸出Y。或另者，當該記憶體14被設置在測試模式下時，來自外部測試設備之信號(即如TQD)的數值會被緩衝，且經傳通作為該多工器電路22的輸出Y。
圖2B為一根據本發明之一具體實施例，該測試緩衝多工器電路22之另一示範性實作的略圖。在此具體實施例裡，即如圖示，該測試緩衝多工器電路22包含各緩衝器電路34a、34b及NAND閘極36。
該緩衝器電路34b可經連接以接收一來自該系統IC 12之信號(即如資料(DQ))，並且該緩衝器電路34a可經連接以透過一外部終端20接收一來自一測試機器的相對應測試信號(即如測試資料(TDQ))。該等緩衝器電路34a及34b可分別地藉由該致能測試(ET)及致能正常(EN)信號而致能。該NAND閘極36接收各緩衝器電路34a及34b之輸出，並且對該等執行一「NAND」運算。該NAND閘極36輸出一Y信號的數值，此為對於該多工器電路22的輸出。
即如圖2A所示，在圖2B中雖僅對於該資料信號及其相對應測試信號描繪出一單一測試緩衝器電路22，然應瞭解可在該記憶體14上提供複數個測試緩衝器電路22，以供對來自一系統IC 12之各種其他信號及其相對應測試信號進行多工處理。
圖2C為一根據本發明之一具體實施例，一測試緩衝多工器電路22的另一示範性實作略圖。在此具體實施例裡，即如圖示，該測試緩衝多工器電路22含有緩衝器電路50a、50b、50c；反置器閘極52a、52b、52c、52d；資料緩衝器54a、54b；一多工器(MUX)56以及一NOR閘極58。
該緩衝器電路50a及該等反置器閘極52a、52b可為一例如在對於該記憶體14之測試模式的程式設定階段之過程中，為以將程式碼資料輸入至該記憶體14內之路徑的一部分。該緩衝器電路50a可接收一來自一外部測試機器的測試信號(即如測試資料(TDQ))。可藉由一導自於對該致能測試(ET)及一測試控制或測試計數器(TCNY)信號之邏輯運算的信號，以致能該緩衝器電路50a。此緩衝器電路50a及該等反置器閘極52a、52b的輸出為一用以程式設定該記憶體14的TDA信號。在一具體實施例裡，可支援八個TDA信號(亦即TDA[0：7])，藉以程式設定達256個測試數碼。亦可支援八個TDQ信號(亦即TDQ[0：7])。
在一具體實施例裡，當進入測試模式下時，該TCNT信號可經內定為低數值。若該記憶體14為在測試模式的程式設定階段內，則該TCNT信號可具有一低數值。若該記憶體14在測試模式的接取階段內，則該測試控制(TCNT)信號可具有高數值。可利用SET及LOAD(數碼)信號以將該TCNT信號設定為高數值。例如，在一具體實施例裡，可藉由將該SET信號攜至一高數值以將該TCNT信號設定為VDD，而TDQ[7：0]的數值＝00110000。可利用該LOAD信號以將像是測試位址或測試樣式載入各暫存器。
該緩衝器電路50b及資料緩衝器54a可為一例如在對於該記憶體14之測試模式的接取階段之過程中，用以將測試資料輸入至該記憶體14內之路徑的一部分。可藉由該致能測試(ET)信號以致能該緩衝器電路50b，並且可接收來自一外部測試機器的測試資料(TDQ)。該資料緩衝器54a經連接以接收該緩衝器電路50b的輸出信號及一時脈(CLK)信號。該資料緩衝器54a可栓定該電路50b的輸出，並且可在該CLK信號之一邊緣上輸出該者。
該緩衝器電路50c及該資料緩衝器54b可為一例如在該記憶體14之正常操作過程中，用以將資料輸入至該記憶體14內之路徑的一部分。可藉由該致能正常(EN)信號以致能該緩衝器電路50c，並可接收來自該系統IC 12的資料(DQ)及一時脈(CLK)信號。該資料緩衝器54b經連接以栓定該電路50c的輸出，並且可在該CLK信號之一邊緣上輸出該者。
該多工器56經連接以接收該等資料緩衝器54a及54b之輸出信號，並且可藉一TEST信號、一TSTEN信號或一TCNT信號所致能。，該多工器56可依據該EN及該ET信號的數值而定，(透過該反置器閘極52c)將該資料緩衝器54a的輸出或是該資料緩衝器54b的輸出傳通至該記憶體14上的其他電路。尤其是，若該記憶體14在測試模式(接取階段)下，則將該資料緩衝器54a的輸出提供給該記憶體14以對該者進行測試。而若該記憶體14在正常操作模式下，則將該資料緩衝器54a(？)的輸出提供給該記憶體14。在其他具體實施例裡，可利用像是一NAND閘極的其他電路以取代該多工器56。
測試輸入控制緩衝器電路
圖4為一根據本發明之一具體實施例，一測試輸入控制緩衝器電路40之示範性實作的略圖。該測試輸入控制緩衝器電路40可經實作或併入於一記憶體14內以支援其測試處理。該測試輸入控制緩衝器電路40一般說來可操作以在測試模式之程式設定階段過程中，接收並緩衝為以程式設定該記憶體14的各控制信號。即如圖示，該測試輸入控制緩衝器電路40包含一位準偵測電路42；各輸入緩衝器電路44a、44b及44c；以及各反置閘極46a、46b及46c。
該位準偵測電路42為選擇性，並在當用以接收該TEST信號之外部腳針或導線係於該記憶體14與該系統IC 12間所共享時，可經提供以作為該測試輸入控制緩衝器電路40的一部分。在此情況下，由於在正常操作過程中並不希望將該記憶體14不利地設置在測試模式下，因而會利用一不同於正常操作下所使用之電壓位準的電壓位準，將該記憶體14設置在測試模式下。此電壓位準可為例如一負電壓(即如－3V)，或是高於正常電壓(即如7V，若該記憶體14的VDD為3.3V)。該位準偵測電路42接收外部TEST信號(XTEST)並產生一內部測試致能(TSTEN)信號，而經提供予該等輸入緩衝器電路44a、44b及44c各者。該TSTEN信號可致能該等輸入緩衝器電路44。圖5中即描繪一該位準偵測電路42的示範性實作。
現參照圖4，若該用以接收TEST信號的外部腳針為專屬，則不需要該位準偵測電路42並因此不會出現在該測試輸入控制緩衝器電路40內。在此情況下，可將該外部TEST信號直接地施用於該輸入緩衝器電路44。在一具體實施例裡，對於此情況，對於該TEST信號的高數值可令該記憶體14在測試模式下，而對於該TEST信號的低數值可將該記憶體14帶離測試模式。
可對於數個程式設定控制(PRG)信號的各者，例如像是SET、LOAD及RESET信號，提供一該輸入緩衝器電路44及該反置閘極46的個別組合。對於各項組合，當該輸入緩衝器電路44經致能時，個別的控制信號會經緩衝於電路44內，並且輸出至該反置閘極46，而在此對該信號反置處理。各反置閘極46的輸出為一個別程式設定P信號(經分別地標註為P1、P2、P3)。可提供該等程式設定P信號，藉以在當該記憶體14位於測試模式的程式設定階段內時，控制該記憶體14的測試程式設定。例如，這些程式設定P信號可用來設定該記憶體14內的旗標及其他條件。
應注意在一對於該測試輸入控制緩衝器電路40的替代性實作裡，可使用任意數量的輸入緩衝器電路44及反置閘極46，或是任何其他的適當構件，來支援除圖4所繪出之各特定信號的另外，或另替，控制信號。
致能測試及致能正常
圖6係一根據本發明之一具體實施例，為以產生各致能測試(ET)及該致能正常(EN)信號之電路80的示範性實作略圖。即如圖繪，此電路80包含NAND閘極82a、82b、82c；延遲電路84a、84b；以及反置閘極86a、86b與86c。
該NAND閘極82a可經連接以接收來自該測試輸入控制緩衝器電路40的程式設定P及TSTEN信號。該等程式設定P信號可關聯於或對應於各SET、LOAD及RESET信號。該等延遲電路84a及84b可延遲該NAND閘極82a所產生的輸出。該等延遲電路84a及84b亦可過濾雜訊或電壓尖峰，且可防止非故意地進入到測試模式下。在替代性具體實施例裡，可將該等延遲電路84a及84b替換為一單一、較大的延遲電路。
該等NAND閘極82b及82c為在各者一輸入處交跨連接。該NAND閘極82b的另一個輸入經連接以接收該延遲電路84b的輸出。而該NAND閘極82c的另一個輸入則經連接以接收一測試重置(TR)信號。該測試重置信號可為導自於一重置信號，且可用來重置一個別測試模式，而無需完全離開測試模式。該等反置閘極86a及86b經連接以接收該NAND閘極82b的輸出，而該NAND閘極82d的及該反置閘極86c經連接以接收該該NAND閘極82c的輸出。該反置閘極86b的輸出為該致能測試(ET)信號，並且該反置閘極86c的輸出為該致能正常(EN)信號。可將該等ET及EN信號可施加於該測試緩衝多工器電路22(參見圖2A、2B及2C)。
操作上，該電路80將可依照對該TSTEN及程式設定P信號之數值組合，輸出對該致能測試(ET)及該致能(EN)信號的特定數值，藉此致能該測試或正常緩衝器。
控制信號多工器電路
圖7係一根據本發明之一具體實施例，該等控制信號多工器電路60a、60b及60c之示範性實作的略圖。該等控制信號多工器電路60可經實作或併入在一記憶體14內，藉以支援其測試處理。
一般說來，各控制信號多工器電路60可操作以接收、多工及緩衝處理一控制信號及其相對應測試信號。這些控制信號可為例如一作用(ACT)信號、一讀取(RD)信號及一寫入(WR)信號，並且相對應測試信號可分別地為一測試ACT(TACT)信號、一測試RD(TRD)信號及一測試WR(TWR)信號。可在該記憶體14上經耦接於該系統IC 12之各點板16處接收各控制信號(ACT、RD及WR)。可在連接至該記憶體14及該系統IC 12間所共享之各外部終端20的各點板處，接收個別的相對應測試信號(TACT、TRD及TWR)。應瞭解在其他具體實施例裡，可對，除一或更多該等如前所述之控制信號外或所取代的控制信號進行多工處理。
即如圖示，各控制信號多工器電路60包含一多工緩衝器62(分別地標註為62a、62b及62d)，而經耦接於複數個反置閘極64(分別地標註為64a－64i)。
在一具體實施例裡，可藉大致類似如實作圖2A及2B中所描述之測試緩衝多工器電路22而使用的電路以實作該等多工緩衝器62。各多工緩衝器62接收一致能測試(ET)信號、一致能正常(EN)信號、一個別控制信號以及該相對應測試信號。在該記憶體14的正常操作過程中，是由該致能正常信號以致能該多工緩衝器62，這可讓個別控制信號(即如ACT、RD或WR)能夠被該多工緩衝器62所緩衝且輸出。在測試模式下，該多工緩衝器62是由該致能測試信號所致能，這可讓個別的相對應測試信號(即如TACT、TRD或TWR)能夠被該多工緩衝器62所緩衝且輸出。
來自該多工緩衝器62的輸出信號被提供給該等反置閘極64之個別序列的第一者。即如圖示，在各序列裡提供有三個反置閘極64。各序列之最後反置閘極64的輸出會被提供至該記憶體14，作為對於正常操作或測試(依據ET及EN信號而定)的控制信號。
應注意到可提供其他的控制信號多工器電路60，以支援除圖7中所描繪之特定信號以外，或另替，的控制信號。
設定及載入序列
圖8為一根據本發明之一具體實施例，一設定及載入序列70的示範性計時圖式。當該記憶體14在測試模式下時，可利用該序列70以在程式設定階段的過程中將數碼載入至該記憶體14內。尤其是，在一具體實施例裡，可在此階段內程式設定各項測試模式、測試樣式及測試位址。
現參照圖8，波形72、74及76經給定為該SET信號、該LOAD信號及一TDQ信號。可利用一或更多的TDQ信號以讀取及寫入測試資料、設定測試模式碼、載入橫列及縱行位址、程式設定各橫列與縱行計數器的最小顯著位元(LSB)，以及載入測試資料樣式。在一具體實施例裡，可有八個TDQ信號：TDQ[0：7]。即如圖8內的各示範性波形所示，可按非同步方式(亦即無時脈信號)對該記憶體14之測試處理進行程式設定。該等SET及LOAD信號可用來輸入為以設定測試模式的數碼，並且致能待予載入之各測試位置或向量。可在一或更多的TDQ信號中提供這些數碼。這些數碼可表示或代表例如下列任何項目：無測試、載入橫列位址模式、保留、載入縱行位址模式、設定橫列計數器LSB、設定/載入測試資料背景等式、致能所有偶數橫列、致能所有奇數橫列、關閉所有幫浦與調節器、關閉冗餘橫列及縱行、設定縱行計數器LSB、開始測試計數器、載入資料樣式、設定橫列計數器倒數、設定縱行計數器倒數，以及個別DQ接取模式。
例如，在一具體實施例裡，為載入一初始突波縱行位址(亦即在一縱行突波計數器內的開始位址)，利用圖8所示之計時方式發出下列命令：SET＝1，而TDQ[7：0]＝00000011.fwdarw.this，設定該「Load Column Address」位元為作用中(即如LCA＝1)。
LOAD＝1，而TDQ[7：0]＝「start address」.fwdarw.load，將在TDQ處的數值載入至該縱行位址計數器。
對於設定僅一測試模式(即如關閉一電壓調節器、設定接取階段(亦即TCNT＝1)，或是設定8.times.parallel測試模式)，則該SET信號與各有效TDQ的組合即已足夠。在一具體實施例裡，各測試模式可具持續性或非持續性。一旦程式設定一新數碼，具非持續性的測試模式即告消失。而具持續性的測試模式即使是在程式設定一新數碼之後仍將維持有效。
圖9為一根據本發明之一具體實施例，一電子裝置900的區塊圖。該電子裝置900包含複數個積體電路，像是一系統IC(積體電路)910、一輔助性IC 920及一介面930。該電子裝置900進一步含有複數個電子連接器，像是電子連接940A－940G。可在一自一單一晶圓或半導體晶粒所製造的電子晶片中，即如按一晶片上系統，以具體實作出該電子裝置900。或另者，可在一組經放置在一單一封裝內之離散電子電路中，即如按一封裝內系統，以具體實作出該電子裝置900。或另者，可在一電路板或電路模組上，即如按一機板上系統或模組內系統，以具體實作出該電子裝置900。在這些具體實施例裡，可將該系統IC 910及該輔助性IC 920選擇性地設放於兩個以上的分置且個別的封裝內。例如，在一具體實施例裡，該系統IC 910及該輔助性IC 920為經架置於一印刷電路板上的各個個別晶片。該等電子連接器940A－940G可為各外部終端20、印刷電路板邊緣連接器、匯流排連接器、插口、插頭、測試點、終端、腳針、接附點板、焊燒點等等，該等係經組態設定以在各外部裝置與該系統IC 910及/或該輔助性IC 920之間導通各電子信號及/或電力。
該等示範性半導體裝置10及50各者說明電子裝置900的各式具體實施例。
該電子裝置900係經組態設定以按至少兩種模式操作，一正常模式及一測試模式。該正常模式係經組態設定為該電子裝置900正常操作，而測試模式則為經組態設定以測試該電子裝置900內的一或更多電路。在一些具體實施例裡，該等電子連接器940A－940G的一或更多成員是用以在測試模式及正常模式下將資料傳通至該電子裝置900。
該系統IC 910可含有邏輯電路、信號處理電路、記憶體等等。例如，該系統IC 910可含有該系統IC 12(圖1A)、該記憶體14(圖1A)、一應用特定積體電路、一處理器、一微處理器、一微控制器、一可程式化閘極陣列、一可程式化邏輯裝置、一數位信號處理器等等。
該輔助性IC 920可含有邏輯電路、信號處理電路、記憶體等等。例如該輔助性IC 920可含有該系統IC 12、該記憶體14、一應用特定積體電路、一處理器、一微處理器、一微控制器、一可程式化閘極陣列、一可程式化邏輯裝置、一數位信號處理器等等。當該電子裝置900在正常模式下時，該輔助性IC 920可操作以執行所欲功能，像是處理或儲存資料。而當該電子裝置900在測試模式下時，該輔助性IC 920可操作以進行該輔助性IC 920的測試處理。該電子裝置900可選擇性地含有複數個輔助性IC 920。
本發明的一些具體實施例含有該電子裝置900之階層式具體實施例。例如，該輔助性IC 920本身可為該電子裝置900之一實例。在這些具體實施例裡，一第一階層層級可例如在一印刷電路板上含有該系統IC 910、該介面930及該輔助性IC 920。此一輔助性IC 920實例本身可例如在一封裝內系統中，含有進一步，或為不同，的系統IC 910、輔助性IC 920及介面930之多項實例。
可在複數個裝置中選擇性地具體實作各系統IC 910、輔助性IC 920及/或介面930。例如，在各式具體實施例裡，該系統IC 910含有複數個邏輯處理晶片，並且該輔助性IC 920含有多個記憶體模組及一輔助性處理器。
該等電子連接器940A－940G係經組態設定以將各信號、電流、電壓、數位資料、電力等等，從該電子裝置900內傳通至外部裝置並反是。例如，該等電子連接器940A－940G的一或更多成員可經組態設定以將電力從一外部電源提供至該系統IC 910及該輔助性IC 920。在一些具體實施例裡，該電子連接器940B及/或940E是由該系統IC 910及該介面930所共享。亦即，該等電子連接器940B及940E係電子耦接於該系統IC 910及該介面930兩者，使得一經施加於該等電子連接器940B及940E任者之信號出現在該系統IC 910及該介面930兩者的個別輸入處。在典型的具體實施例裡，這些電子耦接為直接。
在各式具體實施例裡，該等電子連接器940A－940G含有至少一個連接器，即如該電子連接器940F及/或該電子連接器940C係組態設定以改變該介面930之狀態，使得該電子裝置900可在該正常模式及測試模式下交替地操作。該電子連接器940F可選擇性地耦接於該測試輸入控制緩衝器電路40(圖1A)。當該介面930操作如一於該系統IC 910與複數個其他積體電路，像是一個以上的輔助性IC 920，間之介面時，一個以上的該等電子連接器940A－940G或有必要改變狀態。例如，在一具體實施例裡，該電子連接器940F係經組態設定以改變該介面930之狀態以測試該輔助性IC 920之一第一實例，並且該電子連接器940C係經組態設定以改變該介面930之狀態以測試該輔助性IC 920之一第二實例。
在各圖式中所說明以及在本文中所討論之電子連接器940A－940G的數量僅為範例性質，其他的本發明具體實施例可含有或較多或較少數量的電子連接器940A－940G。
該介面930係一多工處理介面，此者經組態設定以在正常模式下於該輔助性IC 920之一第一連接器與該系統IC 910間載送信號，並且在測試模式下於該輔助性IC 920之一第一連接器與該等電子連接器940A－940G之一成員間交替地載送信號。該介面930的狀態可決定該電子裝置900究係在正常模式下或在測試模式下。例如，在一些具體實施例裡，該電子裝置900係經組態設定而使得在該電子連接器940F處出現一第一電壓可將該介面930設置在正常模式狀態下，而在該電子連接器940F處出現一第二電壓則是將該介面930設置在測試模式狀態下。在替代性具體實施例裡，該電子裝置900係經組態設定，使得該介面930的狀態亦可對一接收自該系統IC 910的信號產生回應。
圖10為根據本發明各式具體實施例，說明該介面930的進一步細節。該介面930含有一或更多的多工器，像是一MUX 1010A或一MUX 1010B。該MUX 1010A及該MUX 1010B各者經組態設定以在一第一連接器處接收一電子信號，並且回應於該MUX 1010A及/或該MUX 1010B的個別狀態，將所收信號傳通至複數個其他連接器之一者。通常，該MUX 1010A－1010B為雙向裝置，其中可在兩個方向上傳通各電子信號。然而，為簡明起見，在此之討論是指一些如「輸入」1020A－1020C的連接器，以及如「輸出」1030A－1030B的其他連接器。這些參照可為任意，且應瞭解在多數的具體實施例裡，一特定連接可在雙向通訊過程中作為一輸入及一輸出兩者。輸入1020A－1020C及輸出1030A－1030B可選擇性地耦接於各跡線19及/或接附線路18(圖1A)。
在正常模式狀態下，該MUX 1010A係經組態設定以將一由該系統IC 910所產生並透過輸入1020A所接收的信號載送至該輸出1030A，在此可由該輔助性IC 920接收該信號。在該輸入1020B處接收的信號可選擇性地自該等電子連接器940A－940G之一成員所直接地接收。通常，在測試模式狀態下，不會將一在該輸入1020A處所接收的信號載送至該輸出1030A，並且在正常模式狀態，不會將一在該輸入1020B處所接收的信號載送至該輸出1030A。該MUX 1010A，以及選擇性地該MUX 1010B，的狀態可回應於一在一電子連接器1015處所接收的信號，此者通常是電子耦接於各電子連接器940A－940G之一成員。在一些具體實施例裡，可選擇性地改變該MUX 1010A的狀態而並不改變該MUX 1010B的狀態，且反是。
在各式具體實施例裡，該MUX 1010A及該MUX 1010B含有一緩衝器，或是經耦接於該輔助性IC 920內之一緩衝器。在部分的這些具體實施例裡，該MUX 1010A及/或該MUX 1010B含有該測試緩衝多工器電路22(圖1A)。
圖11A及11B分別地說明在正常模式狀態下及在測試模式狀態下透過該MUX 1010A的雙向信號路徑。即如圖11A所示，在該MUX 1010A的正常模式狀態下，其中該電子裝置900在正常模式下操作，會經由該MUX 1010A，沿著一於該系統IC 910與該輔助性IC 920之間的信號路徑1110載送信號。即如圖11B中所示，在該MUX 1010A的測試模式狀態下，可沿著一於該輔助性IC 920與該等電子連接器940A－940G之一成員間的信號路徑1120選擇性地載送信號。
圖10進一步顯示連接至該介面930的各輸入1020A－1020C之一成員(即如該輸入1020C)可由該等電子連接器940A－940G之一成員與該系統IC 910所共享(即如經電子耦接於兩者)。如此，該輸入1020C可為經組態設定以接收來自該電子連接器940B的信號，並且在測試模式狀態下將這些信號載送至該輔助性IC 920。而該系統IC 910則經組態設定以接收來自該電子連接器940B的信號。因此，該電子連接器940B係經組態設定以與該系統IC 910及該輔助性IC 920進行通訊。
圖12A及12B分別地說明在正常模式狀態下以及在測試模式狀態下，經由該MUX 1010B的雙向信號路徑。即如圖12A中所示，在正常模式狀態下，是通過該MUX 1010B，經由該系統IC 910與該輔助性IC 920之間的信號路徑1210以載送各信號，同時亦經由一於該系統IC 910與該電子連接器940B之間，然無須通過該介面930，的信號路徑1220以載送各信號。即如圖12B所示，在測試模式狀態下，是通過該介面930，經由一於該電子連接器940B與該輔助性IC 920之間的信號路徑1230以載送各信號。從而，該電子連接器940B係經組態設定以根據該電子裝置900究係在正常模式下或在測試模式下，將各信號載送至不同的裝置。因而，該電子連接器940B為一於該電子裝置900內各元件與各外部裝置間的經共享且具多重目的之連接。
圖13說明本發明之替代性具體實施例，其中該介面930經納入在該系統IC 910內。在該系統IC 910的該等具體實施例裡，該介面930係經選擇性地納入在與該系統IC 910之其他部分相同的晶片(即如半導體晶粒)上。在此情況下，可將該介面930及該系統IC 910視為是晶片上系統。或另者，該介面930及該輔助性IC 920可位在個別的半導體晶粒上，然經封裝而分離於該輔助性IC 920。例如，該介面930可為經疊置於該系統IC 910上，或是在相同的半導體封裝內。
圖14說明本發明之替代性具體實施例，其中該介面930經納入在該輔助性IC 920內。在該等具體實施例裡，該介面930可經選擇性地納入在與該輔助性IC 920其他部分相同的晶片(即如半導體晶粒)上。在此情況下，可將該介面930及該輔助性IC 920視為是晶片上系統。或另者，該介面930及該輔助性IC 920可位在個別的半導體晶粒上，然經封裝而分離於該輔助性IC 920。例如，該介面930可為經疊置於該系統IC 910上，或是在相同的半導體封裝內。在替代性具體實施例裡，可將部分的介面930納入在該系統IC 910及該輔助性IC 920兩者內。
圖15說明該介面930之一替代性具體實施例。此具體實施例包含一正常模式I/O緩衝器1510及一測試模式I/O緩衝器1520，以供分別地運用於正常模式及測試模式。一輸入1530係經組態設定以開啟或關閉該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520，使得在正常模式下，該正常模式I/O緩衝器1510為開啟而該測試模式I/O緩衝器1520為關閉，而在測試模式下，該正常模式I/O緩衝器1510為關閉而該測試模式I/O緩衝器1520則為開啟。在開啟狀態下，該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520係經組態設定以接收資料，並令所收資料能夠由另一裝置，像是該系統IC 910及該輔助性IC 920，加以運用。而在關閉狀態下，該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520則經組態設定以不載送資料至其他裝置。通常，僅該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520其中一者在同一時刻為開啟。該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520可共享一共用輸入，像是該電子連接器940B。可將該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520各者選擇性地放置在該系統IC 910內及/或該輔助性IC 920內。
圖16說明一根據本發明各式具體實施例之電子裝置1600。該電子裝置1600係選擇性地為該電子裝置900之一具體實施例。該電子裝置1600含有複數個電子電路，該等經組態設定以在一測試模式下及一正常模式下操作；以及複數個正常模式I/O緩衝器1510及測試模式I/O緩衝器1520，該等係經組態設定以有助於在該等模式下進行通訊。圖16所呈現之範例雖包含一記憶體介面/控制器1610、一ASIC功能性邏輯1620及一記憶體1660，然該電子裝置1600內的各電子電路可含有該系統IC 910及該輔助性IC 920。例如，該系統IC 910可含有該記憶體介面/控制器1610及該ASIC功能性邏輯1620，而該輔助性IC 920可含有該記憶體1660。
該記憶體介面/控制器1610包含暫存器及邏輯1630，以及該正常模式I/O緩衝器1510之一實例，以及該ASIC功能性邏輯1620。該ASIC功能性邏輯1620含有暫存器及邏輯1650，以及該正常模式I/O緩衝器1510之一實例。經包含在該ASIC功能性邏輯1620以及該記憶體介面/控制器1610內的正常模式I/O緩衝器1510之各實例在當該電子裝置1600在正常操作模式下時為開啟，而在當該電子裝置1600在測試操作模式下時則選擇性地關閉。該正常模式I/O緩衝器1510的該等實例各者是與該測試模式I/O緩衝器1520之一實例共享一輸入(即如該電子連接器940E及/或940B)。在正常操作模式下，是將在該等輸入處所接收的資料載送至該ASIC功能性邏輯1620及該記憶體介面/控制器1610，而在測試操作模式下，則是利用該測試模式I/O緩衝器1520的各實例，經由一選擇性路由1640以載送於該等輸入處所接收的資料。
該路由1640含有電子連接，經組態設定以於該測試模式I/O緩衝器1520的各實例之間載送資料。這些電子連接可經選擇性地組態設定，以使得能夠在測試模式下於適當時刻處收到資料。例如，該等可經組態設定以獲得適當的延遲時間。在一些具體實施例裡，該路由1640在該系統IC 910內含有電子跡線。在一些具體實施例裡，各延遲時間可對經儲存在一暫存器內的資料產生回應，並因此可程式化。
該記憶體1660為選擇性地該輔助性IC 920之一具體實施例。該記憶體1660含有一記憶體暫存器及邏輯1670，以及一記憶體I/O緩衝器1680。該記憶體I/O緩衝器1680通常是經組態設定以獨立於該電子裝置1600究係在正常模式或測試模式下而操作。該電子連接器940B可選擇性地由該記憶體1660及該記憶體介面/控制器1610所共享。
在一些具體實施例裡，該電子裝置1600是按如下方式操作。在正常操作模式下，透過該電子連接器940E所接收的資料會透過經納入於該ASIC功能性邏輯1620內之正常模式I/O緩衝器1510實例而載送至該ASIC功能性邏輯1620。同時，在該電子連接器940E處所接收的資料會被載送至該記憶體介面/控制器1610，並且選擇性地至該記憶體1660。在測試操作模式下，透過該電子連接器940E所接收的資料會經該測試模式I/O緩衝器1520而載送至該記憶體介面/控制器1610及/或該記憶體1660。從而，該電子連接器940E係經組態設定以在不同模式下具有不同的功能。
在一些具體實施例裡，該電子連接器940B及/或940E為一封裝內系統或模組內系統的經共享接附點板。
圖17說明一根據本發明之各式具體實施例的電子裝置1700，此者經組態設定以在正常模式及測試模式下操作。該電子裝置1700可選擇性地為該電子裝置1600之一具體實施例。在該電子裝置1700裡，是將該記憶體介面/控制器1610、一或更多的測試模式I/O緩衝器1520實例、選擇性的路由1640以及該ASIC功能性邏輯1620放置在一ASIC 1720內。可將該ASIC 1720選擇性地放置在一晶片上系統或一封裝內系統之中。
該電子裝置1700進一步含有一電子連接器1740，此者經組態設定以往返於一SDRAM記憶體1710載送各I/O信號。該電子連接器1740可選擇性地為該電子連接器940B之一實例，並且選擇性地為一接附點板。在正常模式下，該電子連接器1740係經組態設定以於該記憶體介面/控制器1610與該SDRAM記憶體1710之間載送I/O信號，而在測試模式下，該SDRAM記憶體1710則為經組態設定以(透過該測試模式I/O緩衝器1520或是一MUX(未經圖示))於該SDRAM記憶體1710與該ASIC功能性邏輯1620及/或一電子連接器1750之間載體送各信號。
該電子連接器1750係選擇性地為該電子連接器940E之一實例。例如，該電子連接器1750係選擇性地為一經共享一般目的I/O接附點板。在正常模式下，該電子連接器1750係經組態設定以透過該正常模式I/O緩衝器1510，往返於該ASIC功能性邏輯1620的暫存器及邏輯1650載送資料。而在測試模式下，該電子連接器1750係經組態設定以透過該測試模式I/O緩衝器1520的一或更多實例或一MUX(未經圖示)往返於該SDRAM記憶體1710載送資料。
該ASIC 1720進一步含有經指定ENNB(致能正常緩衝器)1760以及ENTB(致能測試緩衝器)1770的各輸入。而分別地在正常模式下及在測試模式下，該ENNB 1760係經組態設定以致能該正常模式I/O緩衝器1510的各實例，該ENTB 1770則是經組態設定以致能該測試模式I/O緩衝器1520的各實例。在一些具體實施例裡，該ENNB 1760及該ENTB 1770含有一單一輸入，並且利用一NOT閘極以區別對於該正常模式I/O緩衝器1510及該測試模式I/O緩衝器1520的信號。該SDRAM記憶體1710係選擇性地為該記憶體1660之一具體實施例，其中該記憶體I/O緩衝器1680可透過至少一電子連接器1730以進行通訊。該電子連接器1730係選擇性地為一接附點板，此者經該SDRAM I/O 1735而電子耦接於該電子連接器1740。可選擇性地由其他類型記憶體，包含DRAM，或是該輔助性IC 920的其他具體實施例，來取代該SDRAM記憶體1710。
圖18說明一根據本發明各式具體實施例的電子裝置1800。該電子裝置1800係該電子裝置1700之一替代性具體實施例，其中於一ASIC 1820與SDRAM記憶體1710之間含有各多工I/O緩衝器。該ASIC 1820含有一MUX 1840，此者可回應於一選擇性控制輸入SEL 1870。該MUX 1840可選擇性地為一MUX 1010A或MUX 1010B的實例(圖10)，並且該SEL 1870可選擇性地耦接於該電子連接器940F(圖9)。
在正常模式下，該MUX 1840係經組態設定以於一記憶體控制器1810與一經納入該ASIC 1820內的記憶體I/O緩衝器1680實例之間載送信號。例如，在正常模式下，該記憶體控制器1810所產生的資料經由該MUX 1840而傳通至該記憶體I/O緩衝器1680然後到該SDRAM記憶體1710，並反是。
在測試模式下，該MUX 1840係經組態設定以於該電子連接器1750與一經納入該ASIC 1820內的記憶體I/O緩衝器1680實例之間載送信號。例如，在測試模式下，在該電子連接器1750處所接收到的信號會經由該MUX 1840而傳通至該記憶體I/O緩衝器1680然後到該SDRAM記憶體1710，並反是。
該記憶體控制器1810係該記憶體控制器1610之一具體實施例，而無該正常模式I/O緩衝器1510。
圖19說明一根據本發明各式具體實施例之電子裝置1900。該電子裝置1900係該電子裝置1700之一替代性具體實施例，此者含有一ASIC 1920，其中該電子連接器1750是被一專屬電子連接器1950所取代。不同於該電子連接器1750，該專屬電子連接器1950並非共享，並且因此專屬運用在測試模式，以與該SDRAM記憶體1710進行通訊。該專屬電子連接器1950可選擇性地為一接附點板、焊燒點等等。
圖20說明一根據本發明各式具體實施例之電子裝置2000。該電子裝置2000係該電子裝置1800之一替代性具體實施例，其中一ASIC 2020含有該專屬電子連接器1950。該ASIC 2020係該ASIC 1820之一替代性具體實施例。
該等ASIC 1720、ASIC 1820、ASIC 1920及ASIC 2020各者可選擇性地由其他的系統IC 910具體實施例所取代(圖9)。在如圖19及20所示之具體實施例裡，該電子連接器1740選擇性地為一共享電子連接器，像是一共享接附點板。
本文中詳細說明及/或描述多項具體實施例。然應瞭解前文教示所涵蓋各種修改及變化，且歸屬後載申請專利範圍之範疇，而不致悖離其精神與所欲範圍。例如，該電子裝置900係選擇性地經組態設定，而使得該介面930含有一經組態設定以測試該輔助性IC 920之狀態、另一經組態設定以測試該系統IC 910之狀態，以及一對於該電子裝置900正常操作的第三狀態。在這些具體實施例裡，該等電子連接器940A－940G的部份成員可為於該系統IC 910與該介面930之間所共享的各輸入，而該等電子連接器940A－940G的其他成員則可為於該輔助性IC 920與該介面930之間所共享的各輸入。此外，在此雖為討論電子裝置，然本發明之具體實施例可包含光電電路或光學電路。
在一些具體實施例裡，該介面930之狀態(即如模式)可回應於一該系統IC 910及/或該輔助性IC 920所收到之命令而改變。例如，該系統IC 910或該輔助性IC 920可經組態設定以接收一命令，並且將該所收命令儲存在一暫存器內。回應於接收及儲存一特定狀態變化命令，該系統IC 910或該輔助性IC 920可將一信號發送至該介面930，而該信號係經組態設定以改變該介面930的狀態。在這些具體實施例裡，該等電子連接器940A－940G之一成員並不需要專屬於改變該介面930的狀態，使得該電子裝置900可在正常模式或測試模式下交替地操作。
在此所討論之各具體實施例係本發明的示範項目。由於該等本發明具體實施例係參照於各圖式所討論，因此所述各項方法及/或特定結構的各種修改或調適，對於熟諳本項技藝之人士而言可為顯見。所有仰賴於本發明教示，以及經此等教示而可促進業界進展的該等修改、調適或變化皆被視為歸屬於本發明之精神及範圍內。從而，不應將該等描述與繪圖視為具有限制性質，因可瞭解本發明絕非受限於該等所述具體實施例。
10．．．半導體裝置
12．．．系統積體電路(IC)
14．．．記憶體
16．．．接附點板
18．．．接附線路
19．．．跡線
20．．．外部終端
22．．．多工器電路
30．．．緩衝器電路
32．．．傳通閘極電路
34．．．緩衝器電路
36．．．NAND閘極
40．．．測試輸入控制緩衝器電路
42．．．位準偵測電路
44．．．輸入緩衝器電路
46．．．反置閘極
50．．．半導體裝置
52．．．反置器閘極
54．．．資料緩衝器
56．．．多工器(MUX)
58．．．NOR閘極
60．．．控制信號多工器電路
62．．．多工緩衝器
64．．．反置閘極
70．．．設定及載入序列
72．．．波形
74．．．波形
76．．．波形
80．．．電路
82．．．NAND閘極
84．．．延遲電路
86．．．反置閘極
900．．．電子裝置
910．．．系統IC
920．．．輔助性IC
930．．．介面
940．．．電子連接
1010．．．多工器(MUX)
1015．．．電子連接器
1020．．．輸入連接器
1030．．．輸出連接器
1110．．．信號路徑
1120．．．信號路徑
1210．．．信號路徑
1220．．．信號路徑
1230．．．信號路徑
1510．．．正常模式I/O緩衝器
1520．．．測試模式I/O緩衝器
1530．．．輸入
1600．．．電子裝置
1610．．．記憶體介面/控制器
1620．．．ASIC功能性邏輯
1630．．．暫存器及邏輯
1640．．．路由
1650．．．暫存器及邏輯
1660．．．記憶體
1670．．．記憶體暫存器及邏輯
1680．．．記憶體I/O緩衝器
1700．．．電子裝置
1710．．．電子裝置
1720．．．ASIC
1730．．．電子連接器
1735．．．SDRAM I/O
1740．．．電子連接器
1750．．．電子連接器
1760．．．致能正常緩衝器(ENNB)
1770．．．致能測試緩衝器(ENTB)
1800．．．電子裝置
1810．．．記憶體控制器
1820．．．ASIC
1840．．．多工器(MUX)
1870．．．控制輸入(SEL)
1900．．．電子裝置
1920．．．ASIC
1950．．．專屬電子連接器
2000．．．電子裝置
2020．．．ASIC
為更完整瞭解本發明以及進一步特性及優點，現參考如後說明且併同於各隨附圖式，其中：圖1A係根據本發明具體實施例之示範性半導體裝置之區塊圖。
圖1B係根據本發明具體實施例之另一示範性半導體裝置之區塊圖。
圖2A係根據本發明具體實施例之測試緩衝多工器電路之示範性實作略圖。
圖2B係根據本發明具體實施例之另一測試緩衝多工器電路之示範性實作略圖。
圖2C係根據本發明具體實施例之又一測試緩衝多工器電路之示範性實作略圖。
圖3係輸入緩衝器電路之示範性實作略圖。
圖4係根據本發明具體實施例之測試輸入控制緩衝器電路之示範性實作略圖。
圖5係根據本發明具體實施例之一位準偵測電路之示範性實作略圖。
圖6係根據本發明具體實施例之用以產生致能測試及致能正常信號之電路的示範性實作略圖。
圖7係根據本發明具體實施例之一控制信號多工器電路的示範性實作略圖。
圖8係根據本發明具體實施例之一設定及載入序列之示範性計時圖式。
圖9係根據本發明各式具體實施例之一示範性裝置區塊圖。
圖10說明根據本發明各式具體實施例之介面之進一步細節。
圖11A及11B說明根據本發明各式具體實施例之經MUX的雙向信號路徑。
圖12A及12B說明根據本發明各式具體實施例之經MUX的進一步雙向信號路徑。
圖13說明本發明各式替代性具體實施例，其中在一系統IC內含有一介面。
圖14說明本發明各式替代性具體實施例，其中在一輔助IC內含有一介面。
圖15說明一介面之替代性具體實施例。
圖16說明根據本發明各式具體實施例的電子裝置。
圖17說明根據本發明各式具體實施例的電子裝置。
圖18說明根據本發明各式具體實施例的電子裝置。
圖19說明根據本發明各式具體實施例的電子裝置。
圖20說明根據本發明各式具體實施例的電子裝置。
10．．．半導體裝置
12．．．系統積體電路(IC)
14．．．記憶體
16．．．接附點板
18．．．接附線路
19．．．跡線
20．．．外部終端
22．．．多工器電路
40．．．測試輸入控制緩衝器電路

Claims (38)

  1. 一種支援界面測試模式的系統，其中包含：一第一積體電路，此者經組態設定以在至少一正常模式及一測試模式下操作；一第二積體電路，該第一積體電路及該第二積體電路兩者皆經放置在相同的半導體裝置封裝內；一第一終端，其位於該半導體裝置外部，而經電子耦接於該第一積體電路及該第二積體電路，並且經組態設定接收第一信號以由該第一積體電路使用，並接收一第二信號以由該第二積體電路使用；以及至少一多工器電路，該多工器電路係經組態設定以在當該第一積體電路在該正常模式下時，接收來自該第一終端之第二信號，並載送該第二信號以由該第二積體電路使用，並且經組態設定以在該測試模式下時，接收來自該第一終端之第一信號，並以將該第一信號載送至該第一積體電路。
  2. 如申請專利範圍第1項所述之系統，進一步包含一第二終端，其位於該半導體裝置封裝外部，而經組態設定以接收一信號，以令該至少一多工器電路於該正常模式與該測試模式之間轉換。
  3. 如申請專利範圍第1項所述之系統，進一步包含一暫存器，其經組態設定以接收一命令，以令該至少一多工器電路於該正常模式與該測試模式之間轉換。
  4. 如申請專利範圍第3項所述之系統，其中該暫存器 被放置在該第一積體電路或該第二積體電路內。
  5. 如申請專利範圍第1項所述之系統，其中該第一積體電路含有一記憶體裝置或一邏輯裝置。
  6. 如申請專利範圍第1項所述之系統，其中該第一積體電路含有一邏輯裝置。
  7. 如申請專利範圍第1項所述之系統，其中該第一積體電路含有一邏輯晶片、一閘極陣列、一可程式化邏輯裝置、一處理器、一應用特定積體電路、一微處理器、一微控制器或一數位信號處理器。
  8. 如申請專利範圍第1項所述之系統，其中該第一積體電路係經組態設定以在該測試模式下進行測試。
  9. 如申請專利範圍第1項所述之系統，其中該第一積體電路係一介面電路，其耦接於一經組態設定以在該測試模式下進行測試的第三積體電路。
  10. 如申請專利範圍第1項所述之系統，其中該至少一多工器電路含有一資料緩衝器。
  11. 如申請專利範圍第1項所述之系統，其中該至少一多工器電路係進一步經組態設定以在當該第一積體電路在正常模式下時，將該第一信號自該第二積體電路傳通至該第一積體電路，並且進一步經組態設定以在當該第一積體電路在測試模式下時，傳通來自該第一終端之第二信號以由該第二積體電路使用。
  12. 如申請專利範圍第1項所述之系統，進一步包含經組態設定以在該測試模式下進行測試的第三積體電路。
  13. 如申請專利範圍第1項所述之系統，其中該第一積體電路及該至少一多工器電路被放置在分別的半導體封裝內。
  14. 一種支援界面測試模式的系統，其中包含：一邏輯裝置，此者經組態設定以按至少一正常模式及一測試模式而操作；一積體電路，該邏輯裝置及該積體電路兩者皆置放在相同的半導體裝置封裝內；一第一終端，其位於該半導體裝置封裝外部，而經電子耦接於該邏輯裝置及該積體電路，並且經組態設定以操作如對於該邏輯裝置及該積體電路的共享輸入；一多工器電路，其可操作以在正常模式下將一第一信號自該積體電路傳通至該邏輯裝置，並且可操作以在測試模式下將一第二信號自該第一終端傳通至該邏輯裝置；以及一第二終端，其位於該半導體裝置封裝外部，而經組態設定以接收一第三信號，以令於該正常模式與該測試模式之間轉換。
  15. 如申請專利範圍第14項所述之系統，其中該測試模式包含一程式設定階段及一接取階段，在程式設定階段裡可將測試數碼載入該邏輯裝置內，並且在接取階段裡該邏輯裝置可操作以測試功能性。
  16. 如申請專利範圍第15項所述之系統，其中是按序列方式載入各測試數碼。
  17. 如申請專利範圍第14項所述之系統，其中該多工器電路被放置在該積體電路內。
  18. 一種支援界面測試模式的系統，其中包含：一第一積體電路，其經組態設定以按至少一正常模式及一測試模式而操作；一第二積體電路，該第一積體電路及該第二積體電路兩者係被放置在相同的半導體裝置封裝內；共享導體，其以在當該第一積體電路在正常模式下時，於該第一積體電路處接收一來自該第二積體電路之信號，並且為以在當該第一積體電路在測試模式下時，於該第一積體電路處接收一來自一外部於該半導體裝置封裝之終端的信號；以及一裝置，此係為以令該第一積體電路於該正常模式與該測試模式之間轉換。
  19. 如申請專利範圍第18項所述之系統，其中該第一積體電路含有一記憶體或一邏輯裝置。
  20. 如申請專利範圍第18項所述之系統，其中該第一積體電路含有一閘極陣列、一可程式化邏輯裝置、一處理器、一應用特定積體電路、一微處理器、一微控制器或一數位信號處理器。
  21. 一種支援界面測試模式的系統，其中包含：一第一積體電路，其經組態設定以按至少一正常模式及一測試模式而操作；一第二積體電路，該第一積體電路及該第二積體電路 兩者係被放置在相同的半導體裝置封裝內；共享裝置，其以在當該第一積體電路在正常模式下時，於該第一積體電路處接收一來自該第二積體電路之信號，並且為以在當該第一積體電路在測試模式下時，於該第一積體電路處接收一來自一外部於該半導體裝置封裝之終端的信號，其中該共享裝置包含：一第一緩衝器電路，其經連接以在當該第一積體電路在正常模式下時接收來自該第二積體電路之信號；以及一第二緩衝器電路，其經連接以經由該半導體裝置封裝外部之終端，接收來自外部測試機器的信號；以及一裝置，此係為以令該第一積體電路於該正常模式與該測試模式之間轉換。
  22. 一種半導體元件，其中包含：一第一晶片；一第二晶片，其經組態設定以按一正常模式及一測試模式操作，該第二晶片含有至少一記憶體晶片或一邏輯裝置；一半導體裝置封裝，其中含有該第一晶片及該第二晶片；一或更多的輸入終端，該等由該第一晶片及該第二晶片所共享，該等一或更多輸入終端之至少部分的各者係於該半導體裝置封裝之外部；複數個多工器電路，各多工器電路可操作以在當該第二晶片在正常操作模式下時，接收來自該第一晶片之回應 信號，並且在當該第一晶片在測試模式下時，各多工器電路可操作以接收來自該等一或更多輸入終端之一個別成員的個別信號；以及一測試輸入控制緩衝器電路，其經組態設定以接收用以令該第二晶片於該正常模式與該測試模式之間轉換的信號。
  23. 如申請專利範圍第22項所述之半導體元件，其中該等複數個多工器電路是納入在該第二晶片內。
  24. 如申請專利範圍第22項所述之半導體元件，其中該測試模式包含一程式設定階段及一接取階段，在該程式設定階段裡，可將測試數碼載入該第二晶片內，並且在接取階段裡該第二晶片可操作以測試功能性。
  25. 如申請專利範圍第24項所述之半導體元件，其中是按非同步方式將各測試數碼載入至該記憶體晶片內。
  26. 如申請專利範圍第22項所述之半導體元件，其中各多工器電路包含：一第一緩衝器電路，其經連接以在正常操作過程中，接收來自該第一晶片之信號；以及一第二緩衝器電路，其經連接以透過該等一或更多終端之個別元件，接收來自外部測試機器之信號。
  27. 一種電子設備，其中包含：複數個連接器，其經組態設定以在該電子設備與於該電子設備外部的各裝置之間傳通各電子信號；一系統積體電路，其經組態設定以接收並使用來自該 等複數個連接器之至少第一元件的電子信號；一輔助性積體電路，其經組態設定以當電子裝置在測試模式下操作時被測試，而當該電子設備在正常模式下操作時則正常操作；以及一介面，其中含有一或更多的多工器電路，各者經組態設定以在當該電子裝置在正常模式下操作時，於該系統積體電路與該輔助性積體電路之間載送電子信號，並且在當該電子設備在測試模式下操作時，於該等複數個連接器的第一元件與該輔助性積體電路之間載送電子信號。
  28. 如申請專利範圍第27項所述之電子設備，其中該介面及該輔助性積體電路係與該系統積體電路分開封裝。
  29. 如申請專利範圍第27項所述之電子設備，其中該介面及該系統積體電路係與該輔助性積體電路分開封裝。
  30. 如申請專利範圍第27項所述之電子設備，其中該系統積體電路、該等介面及該輔助性積體電路各者為分開封裝。
  31. 如申請專利範圍第27項所述之電子裝置，其中該輔助性積體電路包含一閘極陣列、一可程式化邏輯裝置、一處理器、一特殊應用積體電路、一微處理器、一微控制器、記憶體或一數位信號處理器。
  32. 如申請專利範圍第27項所述之電子裝置，其中該系統積體電路、該等介面及該輔助性積體電路各者為分別地架置在一印刷電路板上。
  33. 如申請專利範圍第27項所述之電子設備，其中該系 統積體電路、該等介面及該輔助性積體電路包含一模組內系統。
  34. 一種操作電子設備之方法，該方法包含：在一正常模式下操作該電子裝置，該正常模式包含將經由第一電子連接器而來自於該電子裝置外部之裝置的第一信號，傳通至經放置在該電子裝置內的系統積體電路，並且將第二信號自該系統積體電路，經由介面而傳通一輔助性積體電路，該第一電子連接器係由該系統積體電路及該介面所共享；將第三信號自於該電子裝置外部之裝置施加至第二電子連接器，該第三信號經組態設定以改變一在該介面內之多工器電路狀態，使得該電子裝置可在一測試模式下操作；以及在該測試模式下操作該電子裝置，該測試模式包含將經該第一電子連接器而自於該電子裝置外部之裝置的第四信號，經由該介面傳通至該輔助性積體電路，該測試模式係經組態設定以測試該輔助性積體電路。
  35. 如申請專利範圍第34項所述之方法，其中該第四信號包含經組態設定以測試該輔助性積體電路的資料。
  36. 如申請專利範圍第34項所述之方法，其中該測試資料包含一資料載入階段及一操作階段。
  37. 如申請專利範圍第34項所述之方法，其中該第四信號並非由該系統積體電路所接收。
  38. 如申請專利範圍第34項所述之方法，其中該系統積 體電路及該輔助性積體電路被放置在分開的封裝之內。
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