CN114143239B - 一种应用于fpga以太网测试设备的防丢包方法 - Google Patents
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Abstract
本发明提供一种应用于FPGA以太网测试设备的防丢包方法，包括监控模式和回访模式，根据测试模式选择数据路由。ARM处理器根据所选模式分别控制第一支路和第二支路的组成芯片进行相应的电路连接，完成所需功能测试。在监控模式下，第一支路和第二支路的PHY层通过数据选通器直接相连接，在回放模式下，第一支路和第二支路的PHY是断开的，数据经过MAC芯片层直达应用层对数据进行处理后发送。通过在GMII连接器和MAC之间增加异步FIFO并且FIFO是基于FPGA实现，能够解决千兆车载以太网测试过程中的丢包问题。
Description
技术领域
本发明涉及以太网测试设备领域，尤其涉及一种应用于FPGA以太网测试设备的防丢包方法。
背景技术
高级驾驶辅助系统(advanced driving assistance system，ADAS)技术、高品质的车载影音娱乐系统、结合大数据及云计算的自动驾驶技术等的不断革新和在汽车领域的应用，加快了汽车网络化和智能化的脚步，使得汽车的车载网络容量需求呈现爆发式增长，远远超过了传统汽车总线控制器局域网络(controller area network，CAN)和局域互联网络(local interconnect network，LIN)的能力，在这个背景下，车载以太网应运而生，并获得了飞速的发展。车载以太网由于具有高传输速率、低成本以时间同步功能，使得其能够满足高级辅助驾驶、自动驾驶、无人驾驶的需求。因此现阶段，越来越多的汽车总线都从传统的CAN总线、Flex Ray总线过渡到车载以太网总线，即车载网络中的骨干网络采用车载以太网总线作为传输总线。但是目前用于对车载以太网缺乏较为完善的测试设备，对车载以太网的流量传输进行实时监控，对车载以太网网络的数据包检测、转发、调试等工具。现有技术中的车载以太网测试工具主要针对100base_T1测试的传输速率，对于1000base的测试，其涉及高速率大流量的数据包传输，其可靠性远比100base_T1要求高，而且市面上尚未有调试好的量产芯片，无法满足作为测试工具的要求。
发明内容
基于现有技术中存在的缺陷，本发明提供一种应用于FPGA以太网测试设备的防丢包方法，其特征在于，至少包括：选择预设测试模式，根据测试模式选择数据路由；
当用于监听模式时，ARM处理器控制第一支路用于通过第一PHY芯片接收外部数据并将外部数据通过第一支路的第一GMII连接器直接传送给第二支路的第二GMII连接器；第二GMII连接器将外部数据通过第二支路的第二PHY连接器发送给目标；
其中，第一GMII连接器还将接收的外部数据发送给第一支路的第一MAC芯片并经过第一MAC芯片传输给ARM处理器进行分析处理。
其中，第一PHY芯片和第二PHY芯片是独立芯片，并非基于FPGA实现；第一GMII连接器、第二GMII连接器集成于FPGA芯片；
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，分别获取第一支路和/或第二支路中PHY连接器配置、获取第一支路和/或第二支路的中GMII连接器的RGMII端IP的配置，判断数据发送端和数据接收端中是否有其一设置相位时钟校正；若数据发送端和数据接收端有其一相位时钟校正，则保持不变；否则，对数据发送端和数据接收端中的其一设置相位时钟校正。
数据接收端是根据数据流的流向进行命令，其可以为PHY的Tx端，也可以为GMII的Tx端的，同理，数据接收端可以为PHY的Rx端，也可以为GMII的Rx端。
判断PHY端和RGMII端的配置信息，若PHY端和RGMII都未进行相位时钟调整，则在其中一端增加相位时钟调整；若PHY端和RGMII都进行相位时钟调整，则消除其中一端的相位时钟调整。若PHY端和RGMII之一进行相位时钟调整，则保持配置信息不变。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，在第一支路中的第一MAC芯片和第一GMII连接器之间增加第一异步FIFO芯片，在第二支路中的第二MAC芯片和第二GMII连接器之间增加第二异步FIFO芯片；
第一异步FIFO芯片，第二异步FIFO芯片利用FPGA芯片的电路通过编程实现。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，，第一MUX数据选通器、第二MUX数据选通器分别位于第一支路和第二支路中，ARM处理器控制第一MUX数据选通器和/或第二MUX数据选通器对数据流的传输进行控制。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，分别在第一支路中第一GMII连接器的接收端上增加第一异步FIFO，将接收端的数据同步到发送端的时钟域；
分别在第二支路中第二GMII连接器的接收端上增加第二异步FIFO，将接收端的数据同步到发送端的时钟域。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，在读取FIFO数据时，获取接收端数据写入到FIFO深度，当FIFO深度达到预设阈值时，进行数据读取。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，异步fifo包括深度为32的，当数据写入16个后进行读取。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，PHY芯片为2个1000M以太网接口的ETH0、ETH1，同时兼容100M/10M的以太网口。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，当应用回放模式时，ARM处理器控制第一支路中第一MAC芯片、第一MUX数据选通器，使得第一MAC芯片与第一GMII芯片相连接，同时，ARM处理器控制第二支路中第二MAC芯片、第二MUX数据选通器，使得第二MAC芯片与第二GMII芯片相连接；
其中，第一MUX数据选通器与第二MUX数据选通器的连接被断开。
一种应用于FPGA以太网测试设备的防丢包方法，进一步可选的，数据传输基于SOME/IP协议，获取SOME/IP消息数据，将序列化的SOME/IP消息反序列化为树形结构，设置所需消息的内部实例并发送信号。
有益效果：
通过本发明提供的基于FPGA的以太网测试设备的上述技术方案，能够对目前的千兆传输的车载以太网的传感器进行测试，如摄像头，激光雷达这种需要传输大流量数据的传感器。解决现有技术中没有现成的芯片可以用的技术问题。由于芯片设计及生产过程较为复杂，并且为少数厂家所垄断，若市场上无相应的配套芯片出售，则无法进行测试。因此，本发明通过基于FPGA的芯片，通过设计逻辑电路连接单元，利用FPGA可编程特性，设置第一支路和第二支路完成车载以太网的测试。
同时，本发明通过在FPGA通过编程设计的方式在GMII连接器和MAC芯片之间增加异步FIFO芯片的方式，基于目前FPGA芯片架构，能够解决申请人设计的以太网设备在千兆以太网在测试过程中丢包问题。
附图说明
以下附图仅对本发明做示意性说明和解释，并不限定本发明的范围。
图1为本发明一实施例中FPGA测试工具结构示意图；
图2为本发明一实施例中GMII的接收端Rx和发送端的Tx时钟频率关系图。
图3为本发明一实施例中带有异步FIFO芯片的FPGA测试工具结构示意图。
图4为本发明一实施例中带有监控模式测试示意图
图5为本发明一实施例中回放模式测试示意图；
具体实施方式
为了对本文的技术特征、目的和效果有更加清楚的理解，现对照附图说明本发明的具体实施方式，在各图中相同的标号表示相同的部分。为使图面简洁，各图中的示意性地表示出了与本发明相关部分，而并不代表其作为产品的实际结构。另外，为使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。
关于控制系统，功能模块、应用程序(APP)本领域技术人员熟知的是，其可以采用任何适当的形式，既可以是硬件也可以是软件，既可以是离散设置的多个功能模块，也可以是集成到一个硬件上的多个功能单元。作为最简单的形式，所述控制系统可以是控制器，例如组合逻辑控制器、微程序控制器等，只要能够实现本申请描述的操作即可。当然，控制系统也可以作为不同的模块集成到一个物理设备上，这些都不偏离本发明的基本原理和保护范围。
本发明中“连接”，即可包括直接连接、也可以包括间接连接、通信连接、电连接，特别说明除外。
本文中所使用的术语仅为了描述特定实施方案的目的并且不旨在限制本公开。如本文中所使用地，单数形式“一个”、“一种”、以及“该”旨在也包括复数形式，除非上下文明确地另作规定。还将理解的是，当在说明书中使用时，术语“包括”和/或“包含”是指存在有所陈述的特征、数值、步骤、操作、元件和/或组分，但是并不排除存在有或额外增加一个或多个其它的特征、数值、步骤、操作、元件、组分和/或其组成的群组。作为在本文中所使用的，术语“和/或”包括列举的相关项的一个或多个的任何和全部的组合
应当理解，此处所使用的术语“车辆”或“车辆的”或其它类似术语一般包括机动车辆，例如包括运动型多用途车辆(SUV)、公共汽车、卡车、各种商用车辆的乘用汽车，包括各种舟艇、船舶的船只，航空器等等，并且包括混合动力车辆、电动车辆、可插式混合动力电动车辆、氢动力车辆以及其它替代性燃料车辆(例如源于非石油的能源的燃料)。正如此处所提到的，混合动力车辆是具有两种或更多动力源的车辆，例如汽油动力和电力动力两者的车辆。
本发明第一实施例提供一种基于FPGA以太网测试设备，参见图1到图5，具体至少包括：ARM处理器、第一支路和第二支路，其中，第一支路包括：第一MAC芯片、第一GMII连接器、第一PHY芯片、第一MUX数据选通器；
第二支路包括：第二MAC芯片、第二GMII连接器、第二PHY芯片、第二MUX数据选通器；
具体地，需要说明的是支路可以不限于2个，可以根据实际情况增加支路，如增加为4路和6路，在FPGA芯片支持的条件下只需要增加相应的芯片即可；
其中，第一PHY芯片和第二PHY芯片是独立芯片，并非基于FPGA实现；第一GMII连接器、第二GMII连接器集成于FPGA芯片；
需要说明的是，第一PHY芯片和第二PHY芯片是独立芯片，并非依赖于FPGA，其与FPGA来自不同的厂家。
ARM处理器、第一MAC芯片、第一GMII连接器、第二MAC芯片、第二GMII连接器、第一MUX数据选通器、第二MUX数据选通器都是集成于FPGA芯片中，依赖于PFGA芯片实现。
其中，ARM处理器通过AXI bus(Advanced eXtensible Interface bus)与分别与第一MAC芯片、第二MAC芯片相连接；
ARM处理器分别与第一数据选通器和第二数据选通器相连；
第一GMII连接器通过RGMII端与第一PHY芯片相连，第一GMII连接器通过GMII端与第一MUX数据选通器相连接；
第二GMII连接器通过RGMII端与第二PHY芯片相连，第二GMII连接器通过GMII端与第二MUX数据选通器相连接；
第一MAC芯片分别与第一数据选通器和第一连接器的GMII端相连接；
第二MAC芯片分别与第二数据选通器和第二连接器的GMII端相连接；
在第一支路中的第一MAC芯片和第一GMII连接器之间增加第一异步FIFO芯片，其中，具体连接方式为：第一异步FIFO一端与第一GMII连接器的接收端Rx相连接，第一异步FIFO的另一端分别与第一MAC芯片和第二数据选通器相连接。
在第二支路中的第二MAC芯片和第二GMII连接器之间增加第二异步FIFO芯片。其中，具体连接方式为：第二异步FIFO一端与第二GMII连接器的接收端Rx相连接，第二异步FIFO的另一端分别与第二MAC芯片和第二数据选通器相连接。
第一异步FIFO芯片，第二异步FIFO芯片利用FPGA芯片的电路通过编程实现。
第一PHY芯片和第二PHY芯片为1000M的以太网芯片，同时兼容100M/10M的以太网口；
在MAC芯片、MUX数据选通器芯片、GMII连接器，PHY芯片都包括二个时，其实际上是可以同时具备两路测试功能；
具体地，也可以存在多路，只需要增加相应的芯片数量即可。
本发明第二实施例提供一种基于FPGA以太网测试设备的防丢包方法，具体包括：选择预设测试模式，根据预设测试模式选择数据路由；
预设测试模式至少包括监听模式和回放模式；
图4为监听模式示意图，传感器sensor通过FPGA测试工具与Switch相连接，Sensor数据经过FPGA测试工具转发给Switch,同时FPGA将sensor数据复制一份传送给上位机进行分析，监控sensor的数据流传输情况，其中，sensor发送的数据经过PHY2后直接进入PHY1，通过PHY发送给switch。即，二者数据只经过PHY层，并不经过MAC层。
具体地为：
当用于监听模式时，ARM处理器控制第一支路用于通过第一PHY芯片接收外部数据并将外部数据通过第一支路的第一GMII连接器直接传送给第二支路的第二GMII连接器；第二GMII连接器将外部数据通过第二支路的第二PHY芯片发送给目标；
其中，第一GMII连接器还将接收的外部数据发送给第一支路的第一MAC芯片并经过第一MAC芯片传输给ARM处理器进行分析处理。
ARM获取sensor的数据用于分析sensor与switch传输过程中是否存在异常；
分别获取第一支路和/或第二支路中PHY连接器配置、获取第一支路和/或第二支路的中GMII连接器的RGMII端IP的配置，判断PHY端和RGMII端是否增加相位时钟校正；判断数据发送端和数据接收端中是否有其一设置相位时钟校正；若数据发送端和数据接收端有其一相位时钟校正，则保持不变；否则，对数据发送端和数据接收端中的其一设置相位时钟校正。
数据发送端和数据接收端是根据数据流进行区分，例如：数据流向是从PHY端进入FPGA时，PHY是数据发送端，而FPGA芯片中的GMII端是接收端，反之亦然，而FPGA芯片中的GMII端是发送端端，PHY是数据接收端。
图2显示了为第一GMII连接器或第二GMII连接器的接收端Rx和发送端Tx的时钟频率以及Rx_data的数据、时钟频率变化的实测图，从图中显示了接收端Rx与发送端Tx的时钟频率数值相同，都是125M。
GMII接口的Tx clock(125M)和Rx clock(125M)是不同源时钟，Tx clock是由FPGA本地产生，Rx clock是由PHY芯片的时钟恢复模块产生,两者虽然频率相同，但会存在偏差。
分别在第一支路中第一GMII连接器的接收端上增加第一异步FIFO，将接收端的数据同步到发送端的时钟域；分别在第二支路中第二GMII连接器的接收端上增加第二异步FIFO，将接收端的数据同步到发送端的时钟域。
在读取FIFO数据时，获取接收端数据写入到FIFO深度，当FIFO深度达到预设阈值时，进行数据读取。
例如：阈值设置为当接收端数据写到FIFO深度一半时进行fifo数据的读取，防止在一个数据包读取过程中fifo不出现full和empty的情形。
本设计中采用深度为32的异步fifo，当数据写入16个后进行读取，所以增加的延迟为：16/125MHz＝128ns。
数据传输基于SOME/IP协议，串行SOME/IP消息的序列化结构转化为反序列化的树结构，设置所需消息的内部实例(树布局)并发送信号。使得以太网测试工具能够用于评估消息详细信息的各种功能，处理复杂消息树(结构、联合等)，大大提升数据分析能力。
获取来自第一MAC芯片或第二MAC芯片通过传回的数据，在TCP/IP层上基于SOME/IP进行解析，解析通过SOME/IP解串模块进行，具体包括：数据按照基于SOME/IP协议解包获得报头、有效负载、数据类型，将有效负载和数据类型显示文件格式的结构。
文件格式结构可以按照树形排列，根据数据类型进行区分。
通过枚举字符串定义信号，接收带有序列化消息的字节数组指示符。
使得以太网测试工具能够用于评估消息详细信息的各种功能，处理复杂消息树(结构、联合等)，大大提升数据分析能力。
当为回放模式时，如图5所示，ARM处理器控制第一支路中第一MAC芯片、第一MUX数据选通器，使得第一MAC芯片与第一GMII连接器相连接，同时，ARM处理器控制第二支路中第二MAC芯片、第二MUX数据选通器，使得第二MAC芯片与第二GMII连接器相连接；
其中，第一MUX数据选通器与第二MUX数据选通器的连接被断开。
回放模式使得sensor数据经过MAC层后在后续的TCP/IP应用层对数据进行sensor的传送的数据应用基于SOME/IP的协议进行解析并进行加工处理分析后传送给上位机进行分析处理，或者进行解析后按照目标地址所需的数据格式进行封包后传输，在对数据进行封包时可以增加相应功能的测试代码，以实现目标所需的要求。
根据测试的sensor或网关所需测试功能，基于车载以太网协议，生成目标所需的MAC地址；
随机产生单播、多播和广播帧；
生成没有VLAN标记的帧，带有一个VLAN标记和双标记帧，可配置的VLAN优先级
帧大小从56字节(尺寸不足)到16384字节(尺寸过大)，可调帧间间隙(IFG)：可配置为16至56字节；
监控模式时，数据在sensor和switch直接传送，并不要经过MAC层进行协议的解析和在封装。
大流量传输方式，当短期内容接收到来自MAC芯片的数据超过阈值，启动大流量传输模式：同一行中相邻的存储单元连续进行数据传输的方式，多个数据单元当做一个单元来传送，整个信道专用于传送一个源节点的数据，提供最大吞吐率。
以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。本领域的技术人员可以清楚，该实施例中的形式不局限于此，同时可调整方式也不局限于此。可以理解，本领域技术人员在不脱离本发明的基本构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (8)
1.一种应用于FPGA以太网测试设备的防丢包方法，其特征在于，至少包括：选择预设测试模式，根据测试模式选择数据路由；
当用于监听模式时，ARM处理器控制第一支路用于通过第一PHY芯片接收外部数据并将外部数据通过第一支路的第一GMII连接器直接传送给第二支路的第二GMII连接器；第二GMII连接器将外部数据通过第二支路的第二PHY芯片发送给目标；
其中，第一GMII连接器还将接收的外部数据发送给第一支路的第一MAC芯片并经过第一MAC芯片传输给ARM处理器进行分析处理；
第一MUX数据选通器、第二MUX数据选通器分别位于第一支路和第二支路中，ARM处理器控制第一MUX数据选通器和/或第二MUX数据选通器对数据流的传输进行控制；
当为回放模式时，ARM处理器控制第一支路中第一MAC芯片、第一MUX数据选通器，使得第一MAC芯片与第一GMII连接器相连接，同时，ARM处理器控制第二支路中第二MAC芯片、第二MUX数据选通器，使得第二MAC芯片与第二GMII连接器相连接；
其中，第一MUX数据选通器与第二MUX数据选通器的连接被断开。
2.如权利要求1所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于，分别获取第一支路和/或第二支路中PHY芯片配置、获取第一支路和/或第二支路的中GMII连接器的RGMII端IP的配置，判断数据发送端和数据接收端中是否有其一设置相位时钟校正；若数据发送端和数据接收端有其一相位时钟校正，则保持不变；否则，对数据发送端和数据接收端中的其一设置相位时钟校正。
3.如权利要求1所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于，在第一支路中的第一MAC芯片和第一GMII连接器之间增加第一异步FIFO芯片，在第二支路中的第二MAC芯片和第二GMII连接器之间增加第二异步FIFO芯片；
第一异步FIFO芯片、第二异步FIFO芯片利用FPGA芯片的电路通过编程实现。
4.如权利要求3所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于,分别在第一支路中第一GMII连接器的接收端上增加第一异步FIFO芯片，将接收端的数据同步到发送端的时钟域；
分别在第二支路中第二GMII连接器的接收端上增加第二异步FIFO芯片，将接收端的数据同步到发送端的时钟域。
5.如权利要求3所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于,在读取FIFO数据时，获取接收端数据写入到FIFO深度，当FIFO深度达到预设阈值时，进行数据读取。
6.如权利要求3所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于,异步FIFO包括深度为32的，当数据写入16个后进行读取。
7.如权利要求1所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于,PHY芯片为2个1000M以太网接口的ETH0、ETH1，同时兼容100M/10M的以太网接口。
8.如权利要求1所述的一种应用于FPGA以太网测试设备的防丢包方法，其特征在于,数据传输基于SOME/IP协议，获取SOME/IP消息数据，将序列化的SOME/IP消息反序列化为树形结构，设置所需消息的内部实例并发送信号。
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