JP2007218798A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＩＯ回路のコンフィグレーション用のデータを格納する外部メモリのリソースやテストパターンのデータ量を削減する。
【解決手段】前段のバウンダリスキャンレジスタ回路からシリアルデータを入力する端子ＢＳＩＮと、後段のバウンダリスキャンレジスタ回路にシリアルデータを出力する端子ＢＳＯＵＴと、端子ＢＳＩＮに接続され、バウンダリスキャン用のデータを蓄える第１のレジスタであるフリップフロップ回路２１と、端子ＢＳＩＮに接続され、ＩＯ回路の構成を設定するデータを蓄える第２のレジスタであるフリップフロップ回路２４ａ、２４ｂと、第１および第２のレジスタから出力されるデータを選択的に切り替えて端子ＢＳＯＵＴに出力するセレクタ２７と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路装置に係り、特にバウンダリスキャンと入出力（ＩＯ）回路の設定とを行うためのバウンダリスキャンレジスタを備える半導体集積回路装置に係る。

ＪＴＡＧ（Joint Test Action Group）規格（ＩＥＥＥ１１４９．１による規格）に基づくＪＴＡＧ回路は、半導体装置のテストために広く利用されている。例えば、半導体装置をプリント板等にアセンブリした後に、半導体装置間の接続がうまく取れているか、あるいは半導体装置のＩＯ回路が所望の動作、特性を有するか等のテストを行うために利用されている。

近年、半導体装置に組み込まれるＩＯ回路の中には、データの入出力のために回路の設定が必要なＩＯ回路や、半導体装置の使用方法にあわせて回路構成を変えるＩＯ回路等の様々なＩＯ回路が存在する。ＪＴＡＧ回路では、このようなＩＯ回路の設定を行うレジスタまでもバウンダリスキャンパスに組み込まれる。

例えば、特許文献１には、半導体装置のＩＯ回路の回路構成を設定するレジスタとして、バウンダリスキャンレジスタを用い、バウンダリスキャンレジスタをＪＴＡＧのバウンダリスキャンパスに接続する半導体集積回路装置が開示されている。この半導体集積回路装置において、ＩＯの回路構成を設定するための回路は、ＪＴＡＧ回路を利用し、ＩＯ回路の回路構成を設定するレジスタをスキャンパスにシリアルに組み込むか、あるいはユーザ回路による専用論理回路を新規に盛り込んでいる。また、ＩＯ回路の回路構成を設定するレジスタが組み込まれたＪＴＡＧ回路のバウンダリスキャンは、単にテストに用いられるのみならず、実際の動作時にＩＯ回路の回路構成を設定する目的にも使われる。

図１０は、特許文献１に開示される半導体集積回路装置の概略構成を示す図である。図１０において、半導体集積回路装置１は、周辺部に沿って配置されるパッドＰ１−Ｐ１４と、これらのパッドＰ１−Ｐ１４それぞれに対応して配置されるセルＣ１−Ｃ１４を含む。これらのセルＣ１−Ｃ１４の各々は、パッドＰ１−Ｐ１４と信号の入力および／または出力を行うための入出力セル（ＩＯセル）と、これらのＩＯセルに対応して設けられるバウンダリスキャンレジスタを含むテストセルを含む。このセルＣ１−Ｃ１４に含まれるバウンダリスキャンセルはスキャンパス４によりシリアルに接続され、テストデータをシリアルに転送することができる。通常動作モード時においては、これらのセルＣ１−Ｃ１４に含まれるバウンダリスキャンレジスタは、スルー状態となり、対応のバッファ（入力バッファまたは出力バッファ）と内部論理２の間で信号の授受を行う。

図１１は、セルＣ１〜Ｃ１４の構造の例を示すブロック図である。バウンダリスキャンレジスタ（以下、ＢＳＲと略す）１０１〜１０４は、縦続に接続され、ＪＴＡＧテスト時にスキャンパス４の一部を構成する。図１１において、端子ＢＳＩＮからＢＳＲ１０４〜１０１を経て端子ＢＳＯＵＴにつながるパスがスキャンパス４の一部に相当する。ここで、ＢＳＲ１０１およびＢＳＲ１０４は、ＩＯ回路１１２の回路構成を制御するレジスタであり、これらのレジスタに設定されるデータによってＩＯ回路１１２の回路構成を変更することができる。

より具体的には、ＩＯ回路１１２は、出力にパッド１１０を接続する出力バッファ１０６と、出力バッファ１０６の出力と電源間に縦続接続されるトランジスタ１０７およびプルアップ抵抗１０５と、出力バッファ１０６の出力と接地間に縦続接続されるトランジスタ１０８およびプルダウン抵抗１０９と、を備える。プルアップ抵抗１０５を接続するトランジスタ１０７は、ＢＳＲ１０１によってオンオフを制御される。また、プルダウン抵抗１０９を接続するトランジスタ１０８は、ＢＳＲ１０４によってオンオフを制御される。

特許文献１では、まずこのＢＳＲ１０１およびＢＳＲ１０４がバウンダリスキャンチェーンに含まれる例を開示している。また一方で、このＢＳＲ１０１およびＢＳＲ１０４がこのバウンダリスキャンに組み込まれることなく専用のロジック回路で構成することも開示している。このバウンダリスキャンを用いて、ＩＯ回路１１２への状態設定を行い、テストが実行される。通常動作時において、ＢＳＲ１０１〜ＢＳＲ１０４は、ＩＯ回路１１２から内部論理２へスルーパスするように動作する。なお、ＢＳＲ１０１〜ＢＳＲ１０４は、ＤＣテスト制御回路１１１によって制御される。ＤＣテスト制御回路１１１は、入力されるテストモード指示信号ＴＥＳＴＭＯＤＥおよびテスト信号ＴＥＳＴＣに従ってセット信号ＢＳＲＳＥＴまたはリセット信号ＢＳＲＲＳＴをＢＳＲ１０１〜ＢＳＲ１０４に供給してＤＣテストを行う。

次に、バウンダリスキャンレジスタ（ＢＳＲ）について説明する。図１２（Ａ）は、ＩＥＥＥ１１４９．１において推奨されているバウンダリスキャンレジスタの一般的な回路図を示している。図１２（Ａ）において、バウンダリスキャンレジスタは、フリップフロップ回路（以下、ＦＦと略す）２０１、２０２、セレクタ２００、２０３を備える。なお、ＦＦ２０１、２０２は、ラッチ回路であってもよい。バウンダリスキャンレジスタは、図１２（Ｂ）に示すＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラ２０９から出力されるＳｈｉｆｔＤＲ信号、ＣｌｏｃｋＤＲ信号、ＵｐｄａｔｅＤＲ信号、Ｍｏｄｅ１信号によって制御される。

ＳｈｉｆｔＤＲ信号は、バウンダリスキャンパスの前段のレジスタから端子ＢＳＩＮを通じて入力されるデータと、内部論理２からＩｎｐｕｔ端子を通じて入力されるデータとのいずれか一方の選択を行うセレクタ２００の切り替え信号である。ＣｌｏｃｋＤＲ信号は、セレクタ２００の出力信号を取り込むＦＦ２０１のクロック信号である。ＵｐｄａｔｅＤＲ信号は、ＦＦ２０１に格納されたデータをＦＦ２０２に取り組む（キャプチャする）ためのクロック信号である。Ｍｏｄｅ１信号は、Ｉｎｐｕｔ端子に入力されたデータをＯｕｔｐｕｔ端子にスルーで出力するのか、あるいはＦＦ２０２にキャプチャされたデータをＯｕｔｐｕｔ端子に出力するのかを切り替えるセレクタ２０３の切り替え信号である。

ＴＡＰコントローラ２０９は、内部にインストラクションレジスタを備え、このインストラクションレジスタに設定される命令コードによってＳｈｉｆｔＤＲ信号、ＣｌｏｃｋＤＲ信号、ＵｐｄａｔｅＤＲ信号、Ｍｏｄｅ１信号を出力してバウンダリスキャンレジスタを制御し、テストパターンデータの入出力やテストの実行指示を行う。ＴＡＰコントローラ２０９に対し、バウンダリスキャンレジスタやインストラクションレジスタへのデータ設定やＴＡＰコントローラの制御のために、ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＲＳＴの５本の信号が準備される。

ＴＡＰコントローラ２０９のインストラクションには、図２に示すようなユーザによって使用されるＰｕｂｌｉｃインストラクション（Ｐｕｂｌｉｃ）とデバイスベンダが使用するＰｒｉｖａｔｅインストラクション（Ｐｒｉｖａｔｅ）とが存在する。Ｐｕｂｌｉｃインストラクションは、ＩＥＥＥ１１４９．１でその動作が定義されている。Ｐｕｂｌｉｃインストラクションは、ＢＹＰＡＳＳ、ＳＡＭＰＬＥ、ＰＲＥＬＯＡＤ、ＥＸＴＥＳＴが定義され、オプションとしてＩＤＣＯＤＥ、ＵＳＥＲＣＯＤＥ、ＩＮＴＥＳＴ、ＲＵＮＢＩＳＴが実装可能である。Ｐｒｉｖａｔｅインストラクションは、デバイスベンダが設計回路のテストや製造試験のために使用する独自のインストラクションとして規定されている。

なお、関連する技術として、任意の順序で被テスト回路に対するデータの書き込み／読み出し動作を行う集積回路用テスト回路が特許文献２に開示されている。

特開２０００−３１４７６５号公報 特開２００１−１４７２５３号公報

従来技術では、ＩＯ回路のコンフィグレーション用スキャンレジスタ（上述の回路構成を設定するためのレジスタ）と、ＪＴＡＧテストのために必要なデータ用スキャンレジスタ（テストデータ用のレジスタ、特許文献１のＢＳＲ１０２、１０３に相当するレジスタ）とが１つのスキャンパスで接続されている。このため、回路コンフィグレーション用のデータを転送する際にも、ＪＴＡＧテスト用のバウンダリスキャンレジスタへ格納するためのデータを転送する必要がある。例えば、図１１に示すような回路では、ＩＯ回路毎にプルアップ抵抗、プルダウン抵抗を活性化する設定値（コンフィグレーションのための設定値）を転送するために、ＪＴＡＧテストのために必要なデータとともにバウンダリスキャンチェーンを使用してシリアルにデータを転送し、各バウンダリスキャンレジスタへ設定値を転送する必要がある。

ＰＬＤ（Programmable Logic Device）のようなデバイスでは、回路のコンフィグレーションのためのデータを外付けのフラッシュメモリ等のような不揮発性メモリに格納しておき、システムの起動時などに、格納されているデータがＰＬＤデバイスへ転送される。このコンフィグレーションの設定に上述のバウンダリスキャンを使用することは可能である。この場合、コンフィグレーションするためのデータサイズは、小さければ小さいほど、不揮発性メモリのリソースを抑えることができ好ましい。

コンフィグレーションの設定に従来のバウンダリスキャンを使用することを考えると、図１１において、プルアップ抵抗、プルダウン抵抗の活性化に必要なバウンダリスキャンレジスタは、本来、ＢＳＲ１０１、ＢＳＲ１０４のみであり、他のＢＳＲ１０２、ＢＳＲ１０３にはどのようなデータが格納されていても関係はない。言い換えれば、プログラマブルに回路変更するステートにおいて、ＢＳＲ１０２、ＢＳＲ１０３は、不要なレジスタである。それにもかかわらず、図１１に示すような回路構成では、ＢＳＲ１０２、ＢＳＲ１０３に格納する余分なデータを不揮発性メモリへ記録する必要がある。

従来の回路では、テスト時において、テストの簡易化のために、ＩＯ回路のコンフィグレーション用スキャンレジスタと、ＪＴＡＧテストのために必要なデータ用のスキャンレジスタとを１つにしたスキャンパスで、十分なテストを簡易に行うことができる。しかしながら、テストパターンの作成に際しては、必ずコンフィグレーションの設定とテストのためのデータの設定とを行わなければならず、テストパターンのデータ量が増大する虞がある。

一方、ＩＯの回路構成を設定するためのレジスタについて、ＪＴＡＧ回路とは別に専用の回路を利用した場合には、ＩＯ回路の構成を設定するレジスタを新規に回路に組み込まねばない。このため、この部分の論理回路をユーザ回路で別途作成するためのオーバーヘッドや専用ピンが必要となってしまう。

本発明の１つのアスペクトに係る半導体集積回路装置は、バウンダリスキャン用のデータを蓄える第１のレジスタと、外部端子に接続されるＩＯ回路の構成を設定するデータを蓄える第２のレジスタと、第１および第２のレジスタから出力されるデータを選択的に切り替えて出力する選択回路と、を有するバウンダリスキャンレジスタ回路を複数備える。そして、バウンダリスキャンレジスタ回路は、前段のバウンダリスキャンレジスタ回路から出力されるデータを第１および第２のレジスタに入力し、選択回路から出力されるデータを後段のバウンダリスキャンレジスタ回路に出力する。

本発明によれば、バウンダリスキャン用のデータとＩＯ回路の構成を設定するデータとを選択的に蓄積および転送するので、転送すべきデータ量を削減することができる。したがって、外部メモリのリソース削減やＪＴＡＧテスト時のテストパターンやテスト時間の削減が可能になる。

図１は、本発明の実施形態に係る半導体集積回路装置の主要部の構成を示す回路図である。図１（Ａ）は、バウンダリスキャンレジスタ回路１０を示し、図１（Ｂ）は、バウンダリスキャンレジスタ回路１０を制御するＴＡＰコントローラ３０を示す。図１において、図１２と同一の符号は同一のものを表す。バウンダリスキャンレジスタ回路１０において、ＦＦ２１、２２、セレクタ２０、２３は、それぞれ図１２（Ａ）のＦＦ２０１、２０２、セレクタ２００、２０３と同一物である。なお、ＦＦ２１、２２は、ラッチ回路であってもよい。図１（Ａ）において、バウンダリスキャンレジスタ回路１０は、図１２（Ａ）に相当するバウンダリスキャンレジスタ回路２８をベースにして、ＦＦ２４ａ、２４ｂと、ゲート回路２５、２６と、セレクタ２７とをさらに備える。

ＦＦ２４ａ、２４ｂは、ＩＯ回路の回路構成をプログラマブルに変更するための設定値を格納するレジスタに相当する回路であって、ＩＯ回路の回路変更に必要なビット数に応じてバウンダリスキャンレジスタ回路に複数個搭載するようにしてもよい。ここでは、２つのＦＦ２４ａ、２４ｂを搭載した例を示している。ＦＦ２４ａ、２４ｂのそれぞれは、ＩＯ回路の回路構成を設定するＤＥＣ０、ＤＥＣ１を出力する。図１（Ａ）ではさらに、このＦＦ２４ａ、２４ｂにセット付のＦＦを用いた例を示している。

バウンダリスキャンレジスタ回路１０は、ＪＴＡＧテスト時のテストパターンが転送されるバウンダリスキャンチェーン、すなわち端子ＢＳＩＮ→セレクタ２０→ＦＦ２１→セレクタ２７→端子ＢＳＯＵＴとなる第１のバウンダリスキャンパスＰＴ１と、ＩＯ回路構成の設定データを転送するパス、すなわち端子ＢＳＩＮ→ＦＦ２４ａ→ＦＦ２４ｂ→セレクタ２７→端子ＢＳＯＵＴとなる第２のバウンダリスキャンパスＰＴ２とを、ゲート回路２５、２６、セレクタ２７によって選択可能となるように構成される。

バウンダリスキャンレジスタ回路１０は、ＳｈｉｆｔＤＲ信号、ＣｌｏｃｋＤＲ信号、ＵｐｄａｔｅＤＲ信号、Ｍｏｄｅ１信号に加え、ＭＯＤＥ＿ＩＰＭ信号およびＳＥＴ＿ＩＰＭ信号によって制御される。ＳｈｉｆｔＤＲ信号、ＣｌｏｃｋＤＲ信号、ＵｐｄａｔｅＤＲ信号、Ｍｏｄｅ１信号による制御は、図１２で説明したバウンダリスキャンレジスタ回路とほぼ同じである。

ＳｈｉｆｔＤＲ信号は、バウンダリスキャンパスの前段のレジスタから端子ＢＳＩＮを通じて入力されるデータと、コア領域の内部回路からＩｎｐｕｔ端子を通じて入力されるデータとのいずれか一方の選択を行うセレクタ２０の切り替え信号である。ＣｌｏｃｋＤＲ信号は、バウンダリスキャンレジスタ回路内部のＦＦ２１、２４ａ、２４ｂのクロック信号の元となる信号であって、後述するゲート回路２６、２５に入力される。ＵｐｄａｔｅＤＲ信号は、ＦＦ２１に格納されたデータをＦＦ２２に取り組む（キャプチャする）ためのクロック信号である。Ｍｏｄｅ１信号は、バウンダリスキャンレジスタ回路１０のＩｎｐｕｔ端子に入力されたデータをＯｕｔｐｕｔ端子にスルーで出力するのか、あるいはＦＦ２２にキャプチャされたデータを出力するのかを切り替えるセレクタ２３の切り替え信号である。

一方、ＭＯＤＥ＿ＩＰＭ信号は、上述の第１のバウンダリスキャンパスＰＴ１と第２のバウンダリスキャンパスＰＴ２のいずれか一方の経路を選択する信号である。また、ＳＥＴ＿ＩＰＭ信号は、ＩＯ回路の構成設定用のデータ（コンフィグレーション用データ）を格納するＦＦ２４ａ、２４ｂを初期化する信号である。図１（Ａ）ではＳＥＴ＿ＩＰＭ信号をハイレベルにしたときにＦＦの出力が１にセットされる。

ゲート回路２５は、ＣｌｏｃｋＤＲ信号とＭＯＤＥ＿ＩＰＭ信号とＳＥＴ＿ＩＰＭ信号の反転信号とから、ＦＦ２４ａ、２４ｂ用のクロック信号を出力するＡＮＤ回路である。すなわち、ゲート回路２５の出力は、ＣｌｏｃｋＤＲ×ＭＯＤＥ＿ＩＰＭ×（ＳＥＴ＿ＩＰＭ）‘で表される論理出力となる。ここで「×」は論理積を表し、「‘」は論理反転を表すものとし、以下においても同様とする。

ゲート回路２６は、ＣｌｏｃｋＤＲ信号とＭＯＤＥ＿ＩＰＭ信号の反転信号とからＦＦ２１用のクロック信号を出力するＡＮＤ回路である。すなわち、ゲート回路２６の出力は、ＣｌｏｃｋＤＲ×（ＭＯＤＥ＿ＩＰＭ）‘で表される論理出力となる。

セレクタ２７は、ＭＯＤＥ＿ＩＰＭ信号が０の時に、ＦＦ２１の出力を選択し、ＭＯＤＥ＿ＩＰＭ信号が１の時に、ＦＦ２４ｂの出力を選択して端子ＢＳＯＵＴに出力する。

なお、バウンダリスキャンレジスタ回路１０の制御のための回路は、独自に作成してもよいし、ＩＥＥＥ１１４９．１のバウンダリスキャンの規格に合わせたＴＡＰコントローラを用いて制御する構成であってもよい。以下では、ＴＡＰコントローラ３０を用いた場合について説明する。

図１（Ｂ）は、ＴＡＰコントローラ３０の構成を示すブロック図である。ＴＡＰコントローラ３０は、ＳｈｉｆｔＤＲ信号、ＣｌｏｃｋＤＲ信号、ＵｐｄａｔｅＤＲ信号、Ｍｏｄｅ１信号と、さらにＭＯＤＥ＿ＩＰＭ信号およびＳＥＴ＿ＩＰＭ信号を出力する。このような構成のＴＡＰコントローラ３０は、ＪＴＡＧ仕様に則り、第１のバウンダリスキャンパスＰＴ１と第２のバウンダリスキャンパスＰＴ２のいずれか一方を選択して動作させることが可能である。また、第２のバウンダリスキャンパスＰＴ２に含まれる、コンフィグレーション用のデータを格納するＦＦ２４ａ、２４ｂをまとめて初期化することができる。

ＴＡＰコントローラ３０は、端子ＴＲＳＴにローレベルが入力されると、ＳＥＴ＿ＩＰＭ信号にハイレベルを出力するように構成される。また、ＴＡＰコントローラの命令（インストラクション）には、図２に示すようなＰｕｂｌｉｃインストラクションに加え、Ｐｒｉｖａｔｅインストラクションに「ＰＲＯＧＲＡＭ」を新たに追加する。なお、図２の右端は、Ｐｕｂｌｉｃインストラクションおよび追加されたＰｒｉｖａｔｅインストラクションの命令コードをバイナリで示している。

ＴＡＰコントローラ３０は、命令コードとして１００（バイナリ）を格納してインストラクションを「ＰＲＯＧＲＡＭ」としたときに、バウンダリスキャンレジスタ回路１０が、ＩＯ回路の回路構成を設定するコンフィグレーション設定用データを第２のバウンダリスキャンパスＰＴ２を構成するＦＦ２４ａ、２４ｂに格納するモードとなるように制御信号を出力する。

ＴＡＰコントローラ３０は、不図示の内部のインストラクションレジスタに１００（バイナリ）が設定されると、ＭＯＤＥ＿ＩＰＭ信号をハイレベルにし、ＳＥＴ＿ＩＰＭ信号をローレベルにし、ＦＦ２４ａ、２４ｂにデータを格納できるように設定する。その後、ＴＡＰコントローラ３０の端子ＴＤＩから入力されたデータが、ＦＦ２４ａ、２４ｂに格納されるように動作する。端子ＢＳＩＮから入力されたデータは、ＣｌｏｃｋＤＲ信号の立ち上がりエッジのタイミングでＦＦ２４ａ、２４ｂへシリアルに転送される。ＦＦ２４ｂの出力データは、セレクタ２７によって選択されて端子ＢＳＯＵＴに出力され、後段のバウンダリスキャンレジスタの端子ＢＳＩＮへ入力される。また、ＦＦ２４ａ、２４ｂに設定されたデータは、それぞれ端子ＤＥＣ０、ＤＥＣ１から出力される。

なお、ＴＡＰコントローラ３０は、Ｐｕｂｌｉｃインストラクションがインストラクションレジスタに設定された場合に、ＳＥＴ＿ＩＰＭ信号、ＭＯＤＥ＿ＩＰＭ信号を共にローレベルとして出力する。この時、第１のバウンダリスキャンパスＰＴ１が選択され、従来と同じように動作する。

上述のように構成されるバウンダリスキャンレジスタ回路１０は、従来の一般のＪＴＡＧテストの実行と、ＩＯ回路のコンフィグレーションデータの設定とを行うことができる。また、ＪＴＡＧテスト時にＦＦ２４ａ、２４ｂに格納されているデータを壊すことなく、テストパターンをシリアルに転送することが可能である。

なお、ＳＥＴ＿ＩＰＭ信号を用いてＦＦ２４ａ、２４ｂを初期化するという要求がなければ、ＳＥＴ＿ＩＰＭ信号は、省略が可能である。省略した場合は、ゲート回路２５は、単にＣｌｏｃｋＤＲ×ＭＯＤＥ＿ＩＰＭを出力する回路となる。ただし、省略した場合であっても、バウンダリスキャンレジスタ回路１０に第１のバウンダリスキャンパスＰＴ１と第２のバウンダリスキャンパスＰＴ２とをＭＯＤＥ＿ＩＰＭ信号によって切り替えることが可能である。

また、図１（Ａ）では、ＦＦ２４ａ、２４ｂをセット付のＦＦとする例を示したが、これをリセット付のＦＦとし、ＳＥＴ＿ＩＰＭ信号をハイレベルにしたときに、ＳＥＴ＿ＩＰＭ信号によってコンフィグレーション用のデータを格納するＦＦ２４ａ、２４ｂの出力を０に初期化することも可能である。すなわちＦＦ２４ａ、２４ｂをセットまたはリセット付のＦＦとすることで、バウンダリスキャンレジスタ回路が初期化された際に、コンフィグレーション用のデータを転送することなく、回路変更の設定を行うことが可能になる。

次に、ＩＯ回路にコンフィグレーション用のデータを設定するために第２のバウンダリスキャンパスを動作させる場合について説明する。まず、図１（Ｂ）のＴＡＰコントローラ３０に接続している端子ＴＲＳＴにローレベルを入力すると、ＳＥＴ＿ＩＰＭ信号がハイレベルになるため、ＦＦ２４ａ、２４ｂが初期化される。ＦＦ２４ａ、２４ｂに「１」がセットされ、この設定値が端子ＤＥＣ０、ＤＥＣ１から出力され、ＩＯ回路の回路構成を決定する。なお、ＦＦ２４ａ、２４ｂのどちらか、又は両方をセット付ＦＦあるいはリセット付ＦＦとするようにしてもよい。この場合には初期化によって、セット付ＦＦの出力からはハイレベルが出力され、リセット付ＦＦの出力からはローレベルが出力される。

ここで、インストラクションレジスタに１００（バイナリ）を格納すると、上述のとおり、ＴＡＰコントローラ３０は、ＩＯ回路をコンフィグレーションするためのデータを格納するモードになる。このモードでは、ＴＡＰコントローラ３０は、ＭＯＤＥ＿ＩＰＭ信号をハイレベル、ＳＥＴ＿ＩＰＭ信号をローレベルとなるように出力する。ＭＯＤＥ＿ＩＰＭ信号をハイレベルとすることで、セレクタ２７によって第１のバウンダリスキャンパスＰＴ１の代わりに第２のバウンダリスキャンパスＰＴ２が選択される。一方、ＳＥＴ＿ＩＰＭ信号をローレベルとすることで、ゲート回路２６によって、第１のバウンダリスキャンパスＰＴ１に組み込まれているＦＦ２１へのクロック供給は止められ（クロックは０固定）、ＦＦ２４ａ、２４ｂへのクロック信号がゲート回路２５によって供給される。この結果、端子ＢＳＩＮから入力されたデータは、ＣｌｏｃｋＤＲ信号の立ち上がりエッジのタイミングでＦＦ２４ａ、２４ｂへ順次シリアルに転送される。ＦＦ２４ｂの出力は、セレクタ２７によって端子ＢＳＯＵＴに出力され、後段のバウンダリスキャンレジスタの端子ＢＳＩＮへ入力される。このようにして第２のバウンダリスキャンパスＰＴ２のＦＦ２４ａ、２４ｂのデータが格納される。また、ＦＦ２４ａ、２４ｂの出力である端子ＤＥＣ０、ＤＥＣ１の出力信号によって、バウンダリスキャンレジスタ回路に接続されるＩＯ回路の回路構成が設定される。なお、第２のバウンダリスキャンパスにデータを格納するときは、上述のようにゲート回路２６の出力は、常にローレベルとなっているため、ＦＦ２１のデータは保存されたままで変化することはない。

次に、ＪＴＡＧテスト時におけるバウンダリスキャンレジスタの動作を説明する。インストラクションレジスタへＰｕｂｌｉｃインストラクションを格納すると、ＳＥＴ＿ＩＰＭ信号、ＭＯＤＥ＿ＩＰＭ信号は、共にローレベルとなる。Ｓｈｉｆｔ＿ＤＲ信号がローレベルの時は、ＣｌｏｃｋＤＲ信号の立ち上がりエッジのタイミングで、端子ＩｎｐｕｔからのデータがＦＦ２１に格納され、Ｓｈｉｆｔ＿ＤＲ信号がハイレベルの時は、端子ＢＳＩＮからのデータがＦＦ２１に格納される。ＦＦ２１の出力は、セレクタ２７を通過して端子ＢＳＯＵＴへ出力され、後段のバウンダリスキャンレジスタの端子ＢＳＩＮへ入力される。このとき、ＭＯＤＥ＿ＩＰＭ信号がローレベルであるために、ゲート回路２５の出力は、常にローレベルとなり、ＦＦ２４ａ、２４ｂへは端子ＢＳＩＮから入力されたデータが転送されることはない。

本発明の半導体集積回路装置では、第１のバウンダリスキャンパスＰＴ１が選択される場合には、第２のバウンダリスキャンパスＰＴ２を構成するＦＦにはクロックＣｌｏｃｋＤＲ信号が供給されず、逆に第２のバウンダリスキャンパスＰＴ２が選択される場合には、第１のバウンダリスキャンパスＰＴ１を構成するＦＦにはクロックＣｌｏｃｋＤＲ信号が供給されないように制御される。

以上のように、本発明の実施形態に係る半導体集積回路装置は、ＪＴＡＧテスト用に使用されるバウンダリスキャンレジスタ回路を含み、そのバウンダリスキャンレジスタ回路の内部で、ＪＴＡＧテスト時にテストデータが転送されるバウンダリスキャンパス（Ｐ１）とＩＯ回路のコンフィグレーション用のデータを転送するパス（Ｐ２）の２系統のパスとが存在する。そして、それぞれのパスをＴＡＰコントローラ３０が出力する制御信号によって切り替え可能な回路構成となっている。このような構成によって、ＩＯ回路のコンフィグレーション用レジスタのパスとＪＴＡＧテスト時のテストデータのスキャンパスとを必要に応じて切り替えることが可能になる。したがって、ＩＯ回路のコンフィグレーション用のデータを格納した外部メモリのリソースやテストパターンのデータ量を削減することが可能である。加えて、ＢＳＲとして２系統のスキャンパス接続を行えるように構成することによって、ＢＳＲそのものを従来のものから変えるだけであり、設計法に大きな修正インパクトを与えないという利点もある。

以下に、本発明のバウンダリスキャンレジスタ回路１０を備える半導体集積回路装置について、実施例に即し説明する。なお、図示しないがＴＡＰコントローラ３０あるいはそれに準ずる回路も用意されているのもとする。

図３は、本発明の第１の実施例に係る半導体集積回路装置の構成を示すブロック図である。図３に示す半導体集積回路装置は、ＩＯ回路として入力回路４０ａを適用した例であり、入力回路４０ａに対して１つのバウンダリスキャンレジスタ回路１０を備える。入力回路４０ａは、電源とパッド５５との間に挿入される終端抵抗４２と、グランドとパッド５５との間に挿入される終端抵抗４３と、入力バッファ４５と、スイッチ素子４１、４４とを備える。終端抵抗４２、４３は、それぞれＰＭＯＳトランジスタであるスイッチ素子４１、ＮＭＯＳトランジスタであるスイッチ素子４４によって電源およびグランドと接続するか、しないかを切り替えるように構成される。スイッチ素子４１、４４の制御端子のそれぞれは、バウンダリスキャンレジスタ回路１０の端子ＤＥＣ０、ＤＥＣ１に接続される。入力バッファ４５は、入力がパッド５５に接続され、出力がバウンダリスキャンレジスタ回路１０の端子Ｉｎｐｕｔに接続される。バウンダリスキャンレジスタ回路１０の端子Ｏｕｔｐｕｔは、コア領域（論理回路）５０ａに接続される。

このような構成の半導体集積回路装置は、バウンダリスキャンレジスタ回路１０内のＦＦ２４ａ、２４ｂに入力回路４０ａの設定情報をセットすることで、スイッチ素子４１、４４をオンオフさせて終端抵抗４２、４３の接続状態を切り替え、入力回路４０ａの回路構成を変更することができる。

図４は、本発明の第２の実施例に係る半導体集積回路装置の構成を示すブロック図である。図４に示す半導体集積回路装置は、ＩＯ回路として２ステート出力回路４０ｂを適用した例であり、２ステート出力回路４０ｂに対して１つのバウンダリスキャンレジスタ回路１０を備える。２ステート出力回路４０ｂは、電源と出力端子であるパッド５５との間に挿入されるプルアップ抵抗４２ａと、グランドとパッド５５との間に挿入されるプルダウン抵抗４３ａと、出力バッファ４６と、スイッチ素子４１、４４を備える。プルアップ抵抗４２ａ、プルダウン抵抗４３ａは、それぞれＰＭＯＳトランジスタであるスイッチ素子４１、ＮＭＯＳトランジスタであるスイッチ素子４４によって電源およびグランドと接続するか、しないかを切り替えるように構成される。スイッチ素子４１、４４の制御端子のそれぞれは、バウンダリスキャンレジスタ回路１０の端子ＤＥＣ０、ＤＥＣ１に接続される。コア領域（論理回路）５０ｂからの出力がバウンダリスキャンレジスタ回路１０の端子Ｉｎｐｕｔに接続され、バウンダリスキャンレジスタ回路１０の端子Ｏｕｔｐｕｔが出力バッファ４６の入力に接続される。出力バッファ４６の出力は、出力端子となるパッド５５に接続される。

このような構成の半導体集積回路装置は、バウンダリスキャンレジスタ回路１０内のＦＦ２４ａ、２４ｂに２ステート出力回路４０ｂの設定情報をセットすることで、スイッチ信号４１、４４をオンオフさせてプルアップ抵抗４２ａ、プルダウン抵抗４３ａの接続状態を切り替え、２ステート出力回路４０ｂの回路構成を変更することができる。

図５は、本発明の第３の実施例に係る半導体集積回路装置の構成を示すブロック図である。図５に示す半導体集積回路装置は、ＩＯ回路として３ステート出力回路４０ｃを適用した例であり、３ステート出力回路４０ｃに対し、バウンダリスキャンレジスタ回路１０と従来と同じバウンダリスキャンレジスタ回路９０とを、それぞれ１つずつ備えて、バウンダリスキャンパスを構成する。図５において、３ステート出力バッファ４６ａを備え、３ステート出力バッファ４６ａのイネーブル端子ＯＥＮにバウンダリスキャンレジスタ回路９０の出力端子Ｏｕｔｐｕｔを接続することを除き、図４と同じ構成である。このように本発明のバウンダリスキャンレジスタ回路１０は、従来のバウンダリスキャンレジスタ回路９０とあわせてバウンダリスキャンパスを構成することも可能である。

図１１において、従来技術を用いてプルアップ抵抗・プルダウン抵抗をプログラマブルに変更可能な回路を示したが、これに対して本発明のバウンダリスキャンを使用した場合が図５に相当する。図５では、本発明のバウンダリスキャンレジスタ回路１０と従来のバウンダリスキャンレジスタ回路９０とを混載して１つのバウンダリスキャンパスを構成し、テストに必要なデータ設定のレジスタと、ＩＯ回路のコンフィグレーションのためのレジスタ（ＦＦ）とを完全に分けたスキャンパスの構成となっている。このため、ＪＴＡＧテスト時と回路のコンフィグレーション設定時とでそれぞれを最小のデータ量で行うことが可能である。

なお、ここでは３ステート出力バッファ４６ａのイネーブル端子ＯＥＮによって出力がＨｉｇｈ−Ｚ（ハイインピーダンス）状態を形成することについては、回路のコンフィグレーションとは捉えていない。これを回路のコンフィグレーションと捉えるようなＩＯ回路の場合は、単に従来のバウンダリスキャンレジスタ９０を本発明のバウンダリスキャンレジスタ回路１０に置き換えればよい。

図６は、本発明の第４の実施例に係る半導体集積回路装置の構成を示すブロック図である。図６に示す半導体集積回路装置は、ＩＯ回路として双方向バッファ４０ｄを適用した例であり、双方向バッファ４０ｄに対して１つのバウンダリスキャンレジスタ回路１０と、２つの従来と同じバウンダリスキャンレジスタ回路９０、９０ａを備えて、バウンダリスキャンパスを構成する。双方向バッファ４０ｄは、図５に示した３ステート出力回路４０ｃにさらに入力バッファ４７が加えられている点を除き、３ステート出力回路４０ｃと同じ構成である。バウンダリスキャンレジスタ回路９０ａの入力は、入力バッファ４７の出力に接続され、バウンダリスキャンレジスタ回路９０ａの出力は、コア領域（論理回路）５０ｄに接続される。なお、バウンダリスキャンレジスタ回路１０において、入出力バッファのタイプによってコンフィグレーション設定用のデータを格納するＦＦの搭載個数を変えてもよい。

ところで、図６では、バウンダリスキャンレジスタ回路１０と従来のバウンダリスキャンレジスタ回路９０、９０ａとを混載して１つのバウンダリスキャンパスを構成した場合は、テストに必要なデータ設定のレジスタと、ＩＯ回路のコンフィグレーションのためのレジスタ（ＦＦ）とを完全に分けたスキャンパスの構成とはならない。しかしながら、このような場合であっても、バウンダリスキャンレジスタ回路１０の内部では、テストに必要なデータ設定のレジスタとＩＯ回路のコンフィグレーションのためのレジスタ（ＦＦ）とは、スキャンパスを分けて構成することができる。このため、テスト時のデータ量（テストパターンの量）の削減が可能である。

図７は、本発明の第５の実施例に係る半導体集積回路装置の構成を示すブロック図である。図７に示す半導体集積回路装置は、出力インピーダンス調整バッファ４０ｅに本発明のバウンダリスキャンレジスタ回路１０ａと、従来と同じバウンダリスキャンレジスタ回路９０とを適用した例である。バウンダリスキャンレジスタ回路１０ａは、図１（Ａ）に示すバウンダリスキャンレジスタ回路１０のＦＦ２４ｂの後にさらに２つのＦＦ（ＦＦ２４ｃ，ＦＦ２４ｄ、いずれも不図示）を加えて、ＦＦ２４ｄの出力をセレクタ２７に接続したものである。なお、ＦＦ２４ｂの次段にＦＦ２４ｃ、ＦＦ２４ｃの次段にＦＦ２４ｄとなるようにスキャンパス接続されており、ＦＦ２４ｃの出力は端子ＤＥＣ２に接続され、ＦＦ２４ｄの出力は端子ＤＥＣ３に接続される。すなわち、バウンダリスキャンレジスタ回路１０ａは、ＩＯ回路のコンフィグレーション設定用に４ビットのＦＦを備える構成である。

出力インピーダンス調整バッファ４０ｅは、出力バッファ６１とデコード回路６２とを備え、バウンダリスキャンレジスタ回路１０ａの端子ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３からの出力信号（図７では、これら４つをあわせてＤＥＣ［３：０］とも記述している）によって、出力バッファ６１の回路構成を制御する。

図７（Ｂ）は、出力インピーダンス調整バッファ４０ｅの構成を示すブロック図である。出力インピーダンス調整バッファ４０ｅは、デコード回路６２と、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ４、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４、ＰｃｈトランジスタＰ１〜Ｐ４、ＮｃｈトランジスタＮ１〜Ｎ４を備える。

図８は、デコード回路６２のデコード出力における論理レベルの例を示す図である。図８に示すように、端子ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３の論理レベル設定することで、インピーダンス制御信号Ｓ１〜Ｓ８の出力レベルを変更する。インピーダンス制御信号Ｓ１〜Ｓ８の出力レベルに応じて、出力バッファ６１を構成するＰｃｈトランジスタＰ１〜Ｐ４とＮｃｈトランジスタＮ１〜Ｎ４の動作する個数を変更することが可能である。このような構成の出力インピーダンス調整バッファ４０ｅは、端子ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３の設定によって制御可能となる出力バッファ６１の出力インピーダンスを設定することができる。

出力バッファ６１は、イネーブル信号ＯＥＮ＝１の場合はイネーブル状態となり、ＯＥＮ＝０はディスイネーブル状態となる。ＰｃｈトランジスタＰ１〜Ｐ４のゲートを制御するそれぞれの信号は、信号ＤＩをインバータ回路ＩＮＶ１で反転した信号と各インピーダンス制御信号Ｓ１〜Ｓ４とイネーブル信号ＯＥＮとの論理積（ＮＡＮＤ）を演算するＮＡＮＤ回路ＮＡＮＤ１〜４によってそれぞれ生成される。また、ＮｃｈトランジスタＮ１〜Ｎ４のゲートを制御するそれぞれの信号は、信号ＤＩをインバータ回路ＩＮＶ１で反転した信号と各インピーダンス制御信号Ｓ５〜Ｓ８とイネーブル信号ＯＥＮのインバータ回路ＩＮＶ２による反転信号との論理和（ＮＯＲ）を演算するＮＯＲ回路ＮＯＲ１〜４によってそれぞれ生成される。なお、図７においても、イネーブル信号ＯＥＮは、従来と同じバウンダリスキャンレジスタ回路９０から与えられる。ＰｃｈトランジスタＰ１〜Ｐ４のソースは、電源に接続され、ＮｃｈトランジスタＮ１〜Ｎ４のソースは、接地される。さらに、ＰｃｈトランジスタＰ１〜Ｐ４、ＮｃｈトランジスタＮ１〜Ｎ４のそれぞれのドレインは、共通とされ、パッド５５に対し信号ＤＯを出力する。

図７に示す構成によれば、ＰｃｈトランジスタＰ１〜Ｐ４、ＮｃｈトランジスタＮ１〜Ｎ４のオンオフによって、プルアップ抵抗・プルダウン抵抗のソフト的な接続だけではなく、バッファの駆動能力（ドライバビリティ）を調整することも可能である。さらに、バッファのドライバビリティの調整の際、バウンダリスキャンレジスタ回路１０ａから出力される制御信号が多数必要になる場合は、図７に示すように、デコード回路６２を介すことで、必要最小限の制御信号によってバッファの駆動能力を調整することも可能になる。すなわち、バウンダリスキャンレジスタ回路１０ａに回路のコンフィグレーションデータを格納するＦＦを４つ搭載し、そのＦＦの出力をバッファのデコード回路６２へ接続することで、バウンダリスキャンチェーンからＦＦにシリアルにデータを転送することができる。また、設定したいデコーダ値が予め判明している場合は、セット・リセット付ＦＦを組み合わせることによって、初期化するだけで所望のデコーダ値がデコード回路へ入力されるようにすることも可能である。

なお、以上の各実施例で説明したバウンダリスキャンレジスタ回路９０、９０ａ、バウンダリスキャンレジスタ回路１０、１０ａは、Ｍｏｄｅ１信号が０の場合（ＴＡＰコントローラを使ってもよい）、すなわち通常動作時には、スルーモードであり、コア領域の論理回路とＩＯ回路とを直接的に接続するように動作する。また、ＪＴＡＧテスト時には、バウンダリスキャンレジスタ回路９０、９０ａと本発明のバウンダリスキャンレジスタ回路１０、１０ａの第１のスキャンパスを用いてＦＦ（例えば図１のＦＦ２２）からデータを与えたり、ＦＦ（例えば図１のＦＦ２１）にデータを取り込んだりする。

また、前述したように、制御信号によって本発明のバウンダリスキャン内で２系統のパスを切り替えることが可能であり、ＪＴＡＧテスト向けのパスを切り替えた際は、従来のバウンダリスキャンと同等な回路構成となるため、従来のＪＴＡＧテスト設計手法を大きく変えることはない。

図９は、本発明の実施例に係る電子機器の構成を示すブロック図である。図９において、プリント基板（ＰＣＢ）７５には、半導体集積回路装置７０ａ、７０ｂ、７０ｃ、７０ｄが実装される。半導体集積回路装置７０ａ、７０ｂ、７０ｃ、７０ｄは、それぞれＢＹＰＡＳＳレジスタ７４、バウンダリスキャンレジスタ７６を備える。ＢＹＰＡＳＳレジスタ７４は、図１（Ａ）に示すＦＦ２１に相当し、バウンダリスキャンレジスタ７６は、図１（Ａ）に示すＦＦ２４ａ、２４ｂに相当する。ここで、プリント基板７５に半導体集積回路装置７０ａ、７０ｂ、７０ｃ、７０ｄが実装された状態で、半導体集積回路装置７０ｃへ回路のコンフィグレーションデータを転送する方法を説明する。

まず、半導体集積回路装置７０ａ、７０ｂ、７０ｄの不図示のインストラクションレジスタに対し、図２に示すＢＹＰＡＳＳの命令コードを与え、半導体集積回路装置７０ｃのインストラクションレジスタに対しては、図２に示すＰＲＯＧＲＡＭの命令コードを与える。これより、半導体集積回路装置７０ａ、７０ｂ、７０ｄは、それぞれの半導体装置のＴＤＩ端子から入力されたデータをバウンダリスキャンレジスタには取り込まず、ＢＹＰＡＳＳレジスタ７４へ取り込み、ＣｌｏｃｋＤＲ信号の立ち上がりのタイミングで、それぞれの半導体装置のＴＤＯ端子に出力する。この状態で、プリント基板７５のＴＤＩ端子から半導体集積回路装置７０ｃに対して半導体集積回路装置７０ｃの回路のコンフィグレーション用のデータをシリアル転送し、半導体集積回路装置７０ｃのバウンダリスキャンレジスタ７６にデータを格納する。このようにデータ転送を行うことで、プリント基板７５に半導体装置を実装した状態で、半導体集積回路装置７０ｃのＩＯ部の回路構成を変更することが可能になる。

このように構成される電子機器において、半導体集積回路装置７０ｃへ転送する回路のコンフィグレーション用のデータは、半導体集積回路装置７０ａ、７０ｂ、７０ｄにおいてＢＹＰＡＳＳレジスタ７４を通過するだけである。したがって、外部から転送するコンフィグレーション用のデータの量が少なくてすみ、転送時間も短くてすむ。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係る半導体集積回路装置の主要部の構成を示す回路図である。 ＴＡＰコントローラの命令の一覧を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の構成を示すブロック図である。 本発明の第２の実施例に係る半導体集積回路装置の構成を示すブロック図である。 本発明の第３の実施例に係る半導体集積回路装置の構成を示すブロック図である。 本発明の第４の実施例に係る半導体集積回路装置の構成を示すブロック図である。 本発明の第５の実施例に係る半導体集積回路装置の構成を示すブロック図である。 デコード回路のデコード出力における論理レベルの例を示す図である。 本発明の実施例に係る電子機器の構成を示すブロック図である。 半導体集積回路装置の概略構成を示す図である。 従来のセルの構造の例を示すブロック図である。 従来のバウンダリスキャンレジスタとＴＡＰコントローラの構成を示すブロック図である。

符号の説明

１０、１０ａ、２８、９０、９０ａ バウンダリスキャンレジスタ回路
２１、２２、２４ａ、２４ｂ フリップフロップ回路（ＦＦ）
２０、２３、２７ セレクタ
２５、２６ ゲート回路
３０ ＴＡＰコントローラ
４０ａ 入力回路
４０ｂ ２ステート出力回路
４０ｃ ３ステート出力回路
４０ｄ 双方向バッファ
４０ｅ 出力インピーダンス調整バッファ
４１、４４ スイッチ素子
４２、４３ 終端抵抗
４２ａ プルアップ抵抗
４３ａ プルダウン抵抗
４５、４７ 入力バッファ
４６、６１ 出力バッファ
４６ａ ３ステート出力バッファ
５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ コア領域
５５ パッド
６２ デコード回路
７０ａ、７０ｂ、７０ｃ、７０ｄ 半導体集積回路装置
７４ ＢＹＰＡＳＳレジスタ
７５ プリント基板
７６ バウンダリスキャンレジスタ
ＩＮＶ１、ＩＮＶ２ インバータ回路
Ｉｎｐｕｔ、Ｏｕｔｐｕｔ、ＢＳＩＮ、ＢＳＯＵＴ、ＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ、ＴＲＳＴ、ＤＥＣ０、ＤＥＣ１ 端子
ＮＡＮＤ１〜ＮＡＮＤ４ ＮＡＮＤ回路
ＮＯＲ１〜ＮＯＲ４ ＮＯＲ回路
Ｎ１〜Ｎ４ Ｎｃｈトランジスタ
Ｐ１〜Ｐ４ Ｐｃｈトランジスタ
ＰＴ１、ＰＴ２ バウンダリスキャンパス

Claims (9)

1. バウンダリスキャン用のデータを蓄える第１のレジスタと、
   外部端子に接続されるＩＯ回路の構成を設定するデータを蓄える第２のレジスタと、
   前記第１および第２のレジスタから出力されるデータを選択的に切り替えて出力する選択回路と、
   を有するバウンダリスキャンレジスタ回路を複数備え、
   前記バウンダリスキャンレジスタ回路は、前段の前記バウンダリスキャンレジスタ回路から出力されるデータを前記第１および第２のレジスタに入力し、前記選択回路から出力されるデータを後段の前記バウンダリスキャンレジスタ回路に出力することを特徴とする半導体集積回路装置。
2. 前記選択回路は、動作モード信号によって選択する入力を切り替えることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１および第２のレジスタと前記選択回路とを制御するテスト制御回路を備え、
   前記テスト制御回路は、外部からの制御信号を元に状態遷移し、遷移した状態に基づいて、前記第１および第２のレジスタの動作クロック信号ならびに前記動作モード信号を生成することを特徴とする請求項２記載の半導体集積回路装置。
4. 前記テスト制御回路は、前記第１のレジスタを選択する場合には、前記動作クロック信号を前記第２のレジスタに供給せず、前記第２のレジスタを選択する場合には、前記動作クロック信号を前記第１のレジスタに供給しないように制御することを特徴とする請求項３記載の半導体集積回路装置。
5. 前記テスト制御回路は、さらに初期設定信号を生成し、
   前記第２のレジスタは、該初期設定信号によって予め定めた出力信号を出力するように初期化されることを特徴とする請求項４記載の半導体集積回路装置。
6. 前記外部端子に対し終端抵抗を備え、
   前記第２のレジスタの出力データに基づいて前記外部端子に対する前記終端抵抗の接続を制御することを特徴とする請求項１〜５のいずれか一に記載の半導体集積回路装置。
7. 前記ＩＯ回路に駆動能力可変の出力回路を備え、
   前記第２のレジスタの出力データに基づいて前記出力回路の駆動能力の設定を行うことを特徴とする請求項１〜５のいずれか一に記載の半導体集積回路装置。
8. 前記出力回路に、前記第２のレジスタの出力データをデコードするデコード回路を備え、
   前記デコード回路のデコード出力信号によって、前記出力回路を構成する複数の出力駆動トランジスタを選択的に動作させて前記出力回路の駆動能力の設定を行うことを特徴とする請求項７記載の半導体集積回路装置。
9. 請求項１〜８のいずれか一に記載の半導体集積回路装置を搭載するプリント基板を備え、
   前記プリント基板のデータ入力端子から前記半導体集積回路装置に対する前記ＩＯ回路の構成を設定するデータを入力し、前記半導体集積回路装置に対して該データ入力端子側に存在する経路における回路中のバウンダリスキャンレジスタ回路をバイパス状態とし、該データを前記半導体集積回路装置の第２のレジスタに転送することを特徴とする電子機器。

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