JP4561992B2 - 半導体集積回路設計装置および半導体集積回路設計方法 - Google Patents
半導体集積回路設計装置および半導体集積回路設計方法 Download PDFInfo
- Publication number
- JP4561992B2 JP4561992B2 JP2005220721A JP2005220721A JP4561992B2 JP 4561992 B2 JP4561992 B2 JP 4561992B2 JP 2005220721 A JP2005220721 A JP 2005220721A JP 2005220721 A JP2005220721 A JP 2005220721A JP 4561992 B2 JP4561992 B2 JP 4561992B2
- Authority
- JP
- Japan
- Prior art keywords
- observation
- semiconductor integrated
- integrated circuit
- netlist
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31704—Design for test; Design verification
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
2 クランプ回路
3 AND回路
4 OR回路
5 EXOR回路
6 インバータ回路
7 セレクタ
8 セレクタ
9 フリップフロップ
10 リスト作成部
11 座標抽出部
12 信号接続部
13 テストモード信号接続部
14 遅延制約作成部
15 最適化部
16 信号切換部
17 記憶部
20 バッファ回路
30 スキャンフリップフロップ
50 クロック入力端子
51 スキャン端子
52 スキャン端子
53 スキャン端子
54 テストモード信号端子
60 観測用端子
61 観測用端子
62 観測用端子
63 観測用端子
70 EXOR回路
71 バッファ回路
72 バッファ回路
73 バッファ回路
74 バッファ回路
100 半導体集積回路設計装置
110 入力部
200 スペアセル
300 スペアセル
401 観測ポイント
402 観測ポイント
403 観測ポイント
404 観測ポイント
405 観測ポイント
406 観測ポイント
411 スペアセル
412 スペアセル
413 スペアセル
414 スペアセル
415 スペアセル
416 スペアセル
500 観測回路
501 観測ポイント
510 スペアセル
511 切断箇所
700 スペアセル
900 スペアセル
1000 スペアセル
1001 観測ポイント
1101 観測ポイント
1102 観測ポイント
1103 観測ポイント
1104 観測ポイント
1105 観測ポイント
1106 観測ポイント
1111 スペアセル
1112 スペアセル
1113 スペアセル
1114 スペアセル
1115 スペアセル
1116 スペアセル
1300 候補回路
1301 候補ポイント
1302 ファンイントレース部
1303 ファンアウトトレース部
1304 ファンアウトイントレース部
1305 ファンアウトイントレース部
Claims (12)
- スペアセルがスキャンセルとして用いられる半導体集積回路を設計する半導体集積回路設計装置であって、
スキャンフリップフロップが含まれるスペアセルおよび本体回路を有する半導体集積回路内の回路の接続関係および位置を示したネットリストを受け付ける入力手段と、
前記入力手段が受け付けたネットリストにて示される本体回路内に観測ポイントを設け、前記観測ポイントを設けた半導体集積回路内の回路の接続関係および位置を示した観測ネットリストを作成するリスト作成手段と、
前記リスト作成手段にて作成された観測ネットリストに基づいて、前記観測ポイントを、該観測ポイントの近傍にあるスペアセルと関連づける座標抽出手段と、
前記観測ポイントと、該観測ポイントと前記座標抽出手段にて関連づけられたスペアセルが含むスキャンフリップフロップと、が配線を用いて接続された半導体集積回路内の回路の接続関係および位置を示したスキャンネットリストを作成する信号接続手段と、を含み、
前記本体回路は、フリップフロップとゲートとを含み、
前記入力手段は、前記観測ポイントを設けるための基準数を前記フリップフロップの数および前記ゲートの数から算出する旨の算出条件をさらに受け付け、
前記リスト作成手段は、前記入力手段が前記ネットリストを受け付けると、前記受け付けられたネットリストに示されたスキャンフリップフロップの数を算出し、前記入力手段が受け付けたネットリストにて示される本体回路に前記観測ポイントの候補となる候補ポイントを複数設け、前記候補ポイントと近傍で接続しているフリップフロップの数およびゲートの数を前記候補ポイントごとに算出し、前記受け付けた算出条件にしたがって、前記算出したフリップフロップの数およびゲートの数から各候補ポイントの基準数を算出し、前記算出した基準数が多い候補ポイントから順に、前記算出されたスキャンフリップフロップの数だけ前記候補ポイントを前記観測ポイントとして抽出し、前記観測ポイントを前記算出されたスキャンフリップフロップの数だけ設ける、半導体集積回路設計装置。 - スペアセルがスキャンセルとして用いられる半導体集積回路を設計する半導体集積回路設計装置であって、
観測用端子と接続されたスキャンフリップフロップが含まれるスペアセルおよび本体回路を有する半導体集積回路内の回路の接続関係を示したネットリストを受け付ける入力手段と、
前記入力手段が受け付けたネットリストにて示される本体回路内に観測ポイントを設け、前記観測ポイントを設けた半導体集積回路内の回路の接続関係を示した観測ネットリストを作成するリスト作成手段と、
前記リスト作成手段にて作成された観測ネットリストが示す半導体集積回路内に設けられた観測ポイントを前記観測用端子と接続し、前記観測ポイントと前記観測用端子とが接続された半導体集積回路内の回路の接続関係を示す接続ネットリストを作成する信号接続手段と、
前記信号接続手段にて作成された接続ネットリストが示す半導体集積回路をレイアウトし、レイアウトされた半導体集積回路内の回路の接続関係および位置を示したレイアウトネットリストを作成する最適化手段と、
前記最適化手段にて作成されたレイアウトネットリストに基づいて、前記観測ポイントを、該観測ポイントの近傍にあるスペアセルと関連づける座標抽出手段と、
前記最適化手段にてレイアウトされた観測ポイントおよび観測用端子を接続する配線を切断し、前記観測ポイントを、該観測ポイントと前記座標抽出手段にて関連づけられたスペアセルが含む観測用端子と、配線を用いて接続する信号切換手段と、
を含む半導体集積回路設計装置。 - 請求項2に記載の半導体集積回路設計装置において、
前記リスト作成手段は、前記入力手段が前記ネットリストを受け付けると、前記受け付けられたネットリストに示された観測用端子の数を算出し、前記観測ポイントを前記算出された観測用端子の数だけ設ける、半導体集積回路設計装置。 - 請求項3に記載の半導体集積回路設計装置において、
前記本体回路は、フリップフロップとゲートを含み、
前記入力手段は、前記観測ポイントを設けるための基準数を前記フリップフロップの数および前記ゲートの数から算出する旨の算出条件をさらに受け付け、
前記リスト作成手段は、前記観測用端子の数を算出すると、前記入力手段が受け付けたネットリストにて示される本体回路に前記観測ポイントの候補となる候補ポイントを複数設け、前記候補ポイントと近傍で接続しているフリップフロップの数およびゲートの数を前記候補ポイントごとに算出し、前記受け付けた算出条件にしたがって、前記算出したフリップフロップの数およびゲートの数から各候補ポイントの基準数を算出し、前記算出した基準数が多い候補ポイントから順に、前記算出された観測用端子の数だけ前記候補ポイントを前記観測ポイントとして抽出する、半導体集積回路設計装置。 - 請求項2ないし4のいずれか1項に記載の半導体集積回路設計装置において、
前記信号接続手段にて接続ネットリストが作成されると、前記作成された接続ネットリストが示す半導体集積回路の遅延を軽減するための遅延制約条件を作成する遅延制約作成手段、をさらに含み、
前記最適化手段は、前記遅延制約作成手段にて作成された遅延制約条件を満足するように、前記接続ネットリストにて示された半導体集積回路をレイアウトする、半導体集積回路設計装置。 - 請求項3ないし5のいずれか1項に記載の半導体集積回路設計装置において、
前記半導体集積回路の目標故障検出率を記憶する記憶手段と、
前記信号接続手段にて接続ネットリストが作成されると、前記作成された接続ネットリストが示す半導体集積回路の故障検出率を算出し、前記算出した故障検出率が前記目標故障検出率以上か否かを判断し、前記算出した故障検出率が前記目標故障検出率未満であると、前記作成された接続ネットリストに示されたスキャンフリップフロップと接続している観測用端子を増加させ、前記観測用端子が増加した半導体集積回路内の回路の接続関係を示す増加ネットリストを作成する故障検出手段と、をさらに含み、
前記リスト作成手段は、前記故障検出手段にて増加ネットリストが作成されると、前記作成された増加ネットリストに示された観測用端子の数を計算し、前記観測ポイントを前記計算された観測用端子の数だけ設ける、半導体集積回路設計装置。 - スペアセルがスキャンセルとして用いられる半導体集積回路を設計する半導体集積回路設計装置が行なう半導体集積回路設計方法であって、
スキャンフリップフロップが含まれるスペアセルおよび本体回路を有し、前記本体回路は、フリップフロップとゲートとを含む、半導体集積回路内の回路の接続関係および位置を示したネットリストを受け付ける入力ステップと、
観測ポイントを設けるための基準数を前記フリップフロップの数および前記ゲートの数から算出する旨の算出条件を受け付ける受付ステップと、
前記受け付けられたネットリストに示されたスキャンフリップフロップの数を算出する算出ステップと、
前記入力ステップにて受け付けられたネットリストが示す本体回路に前記観測ポイントの候補となる候補ポイントを複数設ける候補設置ステップと、
前記候補設置ステップにて設けられた候補ポイントと近傍で接続しているフリップフロップの数およびゲートの数を前記候補ポイントごとに算出する近傍算出ステップと、
前記受付ステップにて受け付けられた算出条件に従って、前記算出されたフリップフロップの数およびゲートの数から各候補ポイントの基準数を算出する基準算出ステップと、
前記基準算出ステップにて算出された基準数が多い候補ポイントから順に、前記近傍算出ステップにて算出されたスキャンフリップフロップの数だけ前記候補ポイントを前記観測ポイントとして抽出する抽出ステップと、
前記入力ステップにて受け付けられたネットリストが示す本体回路内に、前記観測ポイントを前記算出されたスキャンフリップフロップの数だけ設ける算出設置ステップと、
前記観測ポイントを設けた半導体集積回路内の回路の接続関係および位置を示した観測ネットリストを作成するリスト作成ステップと、
前記リスト作成ステップにて作成された観測ネットリストに基づいて、前記観測ポイントを、該観測ポイントの近傍にあるスペアセルと関連づける関連ステップと、
前記観測ポイントと、該観測ポイントと前記関連ステップにて関連づけられたスペアセルが含むスキャンフリップフロップと、が配線を用いて接続された半導体集積回路内の回路の接続関係および位置を示したスキャンネットリストを作成する設計ステップと、
を含む半導体集積回路設計方法。 - スペアセルがスキャンセルとして用いられる半導体集積回路を設計する半導体集積回路設計装置が行なう半導体集積回路設計方法であって、
観測用端子と接続されたスキャンフリップフロップが含まれるスペアセルおよび本体回路を有する半導体集積回路内の回路の接続関係を示したネットリストを受け付ける入力ステップと、
前記入力ステップにて受け付けられたネットリストが示す本体回路内に観測ポイントを設ける設置ステップと、
前記観測ポイントを設けた半導体集積回路内の回路の接続関係を示した観測ネットリストを作成するリスト作成ステップと、
前記リスト作成ステップにて作成された観測ネットリストが示す半導体集積回路内の観測ポイントを前記観測用端子と接続する接続ステップと、
前記観測ポイントと前記観測用端子とが接続された半導体集積回路内の回路の接続関係を示す接続ネットリストを作成する接続作成ステップと、
前記接続作成ステップにて作成された接続ネットリストが示す半導体集積回路をレイアウトする最適化ステップと、
前記最適化ステップにてレイアウトされた半導体集積回路内の回路の接続関係および位置を示したレイアウトネットリストを作成するレイアウト作成ステップと、
前記レイアウト作成ステップにて作成されたレイアウトネットリストに基づいて、前記観測ポイントを、該観測ポイントの近傍にあるスペアセルと関連づける関連ステップと、
前記最適化ステップにてレイアウトされた観測ポイントおよび観測用端子を接続する配線を切断する切断ステップと
前記観測ポイントを、該観測ポイントと前記関連ステップにて関連づけられたスペアセルが含む観測用端子と、配線を用いて接続する配線ステップと、
を含む半導体集積回路設計方法。 - 請求項8に記載の半導体集積回路設計方法において、
前記入力ステップにて前記ネットリストが受け付けられると、前記受け付けられたネットリストに示された観測用端子の数を算出する観測数算出ステップと、
前記観測ポイントを前記観測数算出ステップにて算出された観測用端子の数だけ設ける観測数設置ステップと、
をさらに含む半導体集積回路設計方法。 - 請求項9に記載の半導体集積回路設計方法において、
前記本体回路は、フリップフロップとゲートを含み、
前記観測ポイントを設けるための基準数を前記フリップフロップの数および前記ゲートの数から算出する旨の算出条件を受け付ける受付ステップと、
前記観測数算出ステップにて観測用端子の数が算出されると、前記入力ステップにて受け付けられたネットリストが示す本体回路に前記観測ポイントの候補となる候補ポイントを複数設ける候補設置ステップと、
前記候補設置ステップにて設けられた候補ポイントと近傍で接続しているフリップフロップの数およびゲートの数を前記候補ポイントごとに算出する近傍算出ステップと、
前記受付ステップにて受け付けられた算出条件にしたがって、前記算出されたフリップフロップの数およびゲートの数から各候補ポイントの基準数を算出する基準算出ステップと、
前記基準算出ステップにて算出された基準数が多い候補ポイントから順に、前記近傍算出ステップにて算出された観測用端子の数だけ前記候補ポイントを前記観測ポイントとして抽出する抽出ステップと、
をさらに含む半導体集積回路設計方法。 - 請求項8ないし10のいずれか1項に記載の半導体集積回路設計方法において、
前記接続作成ステップにて接続ネットリストが作成されると、前記作成された接続ネットリストが示す半導体集積回路の遅延を軽減するための遅延制約条件を作成する遅延制約作成ステップと、
前記遅延制約作成ステップにて作成された遅延制約条件を満足するように、前記接続ネットリストにて示された半導体集積回路をレイアウトする遅延制約最適化ステップと、
をさらに含む半導体集積回路設計方法。 - 請求項9ないし11のいずれか1項に記載の半導体集積回路設計方法において、
前記半導体集積回路設計装置は、前記半導体集積回路の目標故障検出率を記憶する記憶手段を含み、
前記接続作成ステップにて接続ネットリストが作成されると、前記作成された接続ネットリストが示す半導体集積回路の故障検出率を算出する検出率算出ステップと、
前記検出率算出ステップにて算出された故障検出率が前記目標故障検出率以上か否かを判断する判断ステップと、
前記検出率算出ステップにて算出された故障検出率が前記目標故障検出率未満であると、前記作成された接続ネットリストに示されたスキャンフリップフロップと接続している観測用端子を増加させる増加ステップと、
前記観測用端子が増加した半導体集積回路内の回路の接続関係を示す増加ネットリストを作成する増加作成ステップと、
前記増加作成ステップにて増加ネットリストが作成されると、前記作成された増加ネットリストが示す観測用端子の数を計算する計算ステップと、
前記観測ポイントを前記計算された観測用端子の数だけ設ける増加設置ステップと、
を含む半導体集積回路設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005220721A JP4561992B2 (ja) | 2005-07-29 | 2005-07-29 | 半導体集積回路設計装置および半導体集積回路設計方法 |
US11/492,797 US7484150B2 (en) | 2005-07-29 | 2006-07-26 | Semiconductor integrated circuit design apparatus and semiconductor integrated circuit design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005220721A JP4561992B2 (ja) | 2005-07-29 | 2005-07-29 | 半導体集積回路設計装置および半導体集積回路設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007034918A JP2007034918A (ja) | 2007-02-08 |
JP4561992B2 true JP4561992B2 (ja) | 2010-10-13 |
Family
ID=37743941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005220721A Expired - Fee Related JP4561992B2 (ja) | 2005-07-29 | 2005-07-29 | 半導体集積回路設計装置および半導体集積回路設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7484150B2 (ja) |
JP (1) | JP4561992B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5515757B2 (ja) * | 2010-01-14 | 2014-06-11 | 日本電気株式会社 | スキャンフリップフロップ追加システム及びスキャンフリップフロップ追加方法 |
US20130117618A1 (en) * | 2011-11-03 | 2013-05-09 | Freescale Semiconductor, Inc | Scan testing of integrated circuit with clock gating cells |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000250946A (ja) * | 1999-02-25 | 2000-09-14 | Toshiba Corp | Lsi回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体 |
JP2000259692A (ja) * | 1999-03-09 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法 |
JP2000258506A (ja) * | 1999-03-12 | 2000-09-22 | Mitsubishi Electric Corp | 半導体集積回路およびそのテストパターン生成方法 |
JP2001185622A (ja) * | 1999-12-22 | 2001-07-06 | Kawasaki Steel Corp | 半導体集積回路およびその修正方法 |
JP2002139548A (ja) * | 2000-10-30 | 2002-05-17 | Matsushita Electric Ind Co Ltd | テストポイント挿入方法 |
JP2003099489A (ja) * | 2001-09-21 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 論理合成方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5661733A (en) * | 1996-04-10 | 1997-08-26 | Hughes Electronics | Automatic test insertion |
US6111870A (en) * | 1996-11-07 | 2000-08-29 | Interdigital Technology Corporation | Method and apparatus for compressing and transmitting high speed data |
US6363520B1 (en) * | 1998-06-16 | 2002-03-26 | Logicvision, Inc. | Method for testability analysis and test point insertion at the RT-level of a hardware development language (HDL) specification |
US6301688B1 (en) * | 1998-11-24 | 2001-10-09 | Agere Systems Optoelectronics Guardian Corp. | Insertion of test points in RTL designs |
KR100381959B1 (ko) | 2000-08-31 | 2003-05-01 | 삼성전자주식회사 | 테스트 포인트가 삽입된 반도체 집적회로 장치 |
US7131081B2 (en) * | 2003-02-14 | 2006-10-31 | Nec Laboratories America, Inc. | Scalable scan-path test point insertion technique |
US7296249B2 (en) * | 2003-10-10 | 2007-11-13 | Thomas Hans Rinderknecht | Using constrained scan cells to test integrated circuits |
JP2005135226A (ja) * | 2003-10-31 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路のテスト回路挿入方法及び装置 |
-
2005
- 2005-07-29 JP JP2005220721A patent/JP4561992B2/ja not_active Expired - Fee Related
-
2006
- 2006-07-26 US US11/492,797 patent/US7484150B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000250946A (ja) * | 1999-02-25 | 2000-09-14 | Toshiba Corp | Lsi回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体 |
JP2000259692A (ja) * | 1999-03-09 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法 |
JP2000258506A (ja) * | 1999-03-12 | 2000-09-22 | Mitsubishi Electric Corp | 半導体集積回路およびそのテストパターン生成方法 |
JP2001185622A (ja) * | 1999-12-22 | 2001-07-06 | Kawasaki Steel Corp | 半導体集積回路およびその修正方法 |
JP2002139548A (ja) * | 2000-10-30 | 2002-05-17 | Matsushita Electric Ind Co Ltd | テストポイント挿入方法 |
JP2003099489A (ja) * | 2001-09-21 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 論理合成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007034918A (ja) | 2007-02-08 |
US7484150B2 (en) | 2009-01-27 |
US20070038910A1 (en) | 2007-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7721244B2 (en) | LSI circuit designing system, antenna damage preventing method and prevention controlling program used in same | |
US7406645B2 (en) | Test pattern generating apparatus, method for automatically generating test patterns and computer program product for executing an application for a test pattern generating apparatus | |
US9383409B2 (en) | Method of diagnosable scan chain | |
JPH1140677A (ja) | クロストークエラー改善方式及び方法 | |
US20060080576A1 (en) | Test point insertion method | |
JP4561992B2 (ja) | 半導体集積回路設計装置および半導体集積回路設計方法 | |
JP5041882B2 (ja) | 半導体集積回路の設計方法及び設計支援装置 | |
JP5292164B2 (ja) | 故障診断方法および故障診断システム | |
JP2005149273A (ja) | 半導体集積回路のフロアプラン装置及びフロアプラン方法 | |
JP4998150B2 (ja) | 半導体集積回路のフロアプラン編集装置 | |
CN112100972A (zh) | 电路校正系统与增加扫描测试涵盖率的方法 | |
JP2007199951A (ja) | 半導体集積回路の設計支援装置、設計支援方法および設計支援プログラム | |
US6691293B2 (en) | Layout instrument for semiconductor integrated circuits, layout method for semiconductor integrated circuits and recording medium that stores a program for determining layout of semiconductor integrated circuits | |
JPWO2009084424A1 (ja) | 半導体テスト装置、半導体装置および試験方法 | |
JP2012099028A (ja) | 半導体集積回路の設計装置及び設計方法 | |
Hung et al. | Test-point insertion for power-safe testing of monolithic 3D ICs using reinforcement learning | |
Pomeranz et al. | On diagnosis and diagnostic test generation for pattern-dependent transition faults | |
JP3544912B2 (ja) | ハードマクロテスト回路、そのテスト方法およびテストパタン生成方法 | |
JP6051548B2 (ja) | 自動配置配線装置および自動配置配線方法 | |
JP2005223171A (ja) | 半導体集積回路のスキャンチェーン接続方法 | |
Hung et al. | Special Session: Using Graph Neural Networks for Tier-Level Fault Localization in Monolithic 3D ICs | |
JP2000259692A (ja) | 半導体集積回路の設計方法 | |
KR100781276B1 (ko) | 테스트 회로 변환 방법 | |
Hariri et al. | Improving a 3 data-source diagnostic method | |
JP2011112434A (ja) | 論理回路用テストポイント挿入方法、論理回路試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100331 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100707 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100720 |
|
LAPS | Cancellation because of no payment of annual fees |