JP2005135226A

JP2005135226A - 半導体集積回路のテスト回路挿入方法及び装置

Info

Publication number: JP2005135226A
Application number: JP2003371761A
Authority: JP
Inventors: Ryoji Shioda; 良治塩田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2005-05-26
Also published as: US20050132254A1; US7207019B2

Abstract

【課題】半導体集積回路のテストポイント挿入において、レイアウト設計の負担を軽減し、チップサイズの増大を防ぎながら高い故障検出率を得る。
【解決手段】対象の回路情報から可制御性確率を算出し（S002）、また回路情報により初期レイアウトを実行し（S003）、レイアウト結果から配線ペアを抽出し（S004）、可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出し（S005）、テストポイント挿入候補の存在を判定し（S006）、テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択し（S007）、そこに挿入するテストポイントの回路構成を選択し（S008）、仮想的にこの回路構成のテストポイントを挿入し（S009）、挿入された回路に対して再レイアウトを実行し（S010）、その結果の回路オーバーヘッドが所定範囲内であるかを判断し（S011）、所定範囲を超えた場合にテストポイント数の絞込みを実施する（S012）。
【選択図】図１

Description

本発明は半導体集積回路のテスト容易化設計技術に係り、特にテスト回路挿入方法及びテスト回路挿入装置に関するものである。

半導体集積回路のテストにおいて十分な故障検出率を達成するため、スキャン設計に代表されるテスト容易化設計技術が広く採用されている。しかし回路規模の増大や回路の複雑化により、所望の故障検出率を達成するためのテストパターン生成の処理時間も増大する傾向にある。その対策として、回路内部にテストポイントを挿入してテスト容易性を高める方法が採用されている。

従来の半導体集積回路のテスト回路挿入方法においては、論理素子及び信号線がテスト対象回路と同一構成になるようにコンピュータ上にモデル回路を構成し、これにテストパターンを入力して故障シミュレーションを行うことにより故障検出率及び各信号線の故障阻止情報を求め、これらの情報に基づいてテストポイント挿入点を決定し、テスト回路を挿入している（例えば、特許文献１参照）。

図１９は、従来の半導体集積回路のテスト回路挿入方法の処理工程を示すフローチャートである。図１９において、Ｓ１０１で回路情報を入力し、Ｓ１０２で乱数的パタン生成及び故障シミュレーションを実施し、Ｓ１０３で故障検出率が充分かどうかを判断し、充分な場合はＳ１０４でテストポイントを挿入し、Ｓ１０５で回路情報を出力している。

Ｓ１０３で故障検出率が不充分であった場合は、Ｓ１０６でテストポイント挿入候補を抽出し、Ｓ１０７で候補が存在しているかどうか判定し、Ｓ１０８で候補を選択し、Ｓ１０９で仮想的にテストポイントを挿入し、Ｓ１１０で故障シミュレーションを実施し、Ｓ１１１で故障検出率が向上したかどうかを判定し、向上するとＳ１１２でテストポイント挿入点として登録し、Ｓ１０７からの処理を繰り返している。

Ｓ１１０の故障シミュレーションにおいては、故障検出率及び各信号線についての故障阻止情報を求め、これに基づいてテストポイント挿入点を決定する。このような方法により、チップサイズの増大を防ぎながら高い故障検出率を得るようにしている。
特開２０００−２５０９４６号公報

しかしながら、上記従来の方法では、故障シミュレーションによる故障検出率及び故障阻止情報に基づいてテストポイントを決定するのみで、テスト回路挿入におけるレイアウト面を考慮していない。そのため、テスト回路挿入による配線混雑が発生し、結果としてチップサイズが増大するという欠点を有していた。

本発明の目的は前記従来の問題点を解決するもので、従来手法で得られたテストポイント挿入点に対して、テスト回路を挿入した後のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる半導体集積回路のテスト回路挿入方法及び装置を提供することにある。

この目的を達成するために、本発明の半導体集積回路のテスト回路挿入方法は、回路情報を入力する工程と、前記回路情報から可制御性確率を算出する工程と、前記回路情報により初期レイアウトを実行する工程と、前記初期レイアウトの結果から配線ペアを抽出する工程と、前記可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出する工程と、前記テストポイント挿入候補の存在を判定する工程と、前記テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択する工程と、前記テストポイント挿入位置に挿入するテストポイントの回路構成を選択する工程と、仮想的に前記回路構成のテストポイントを挿入する工程と、前記仮想的にテストポイントが挿入された回路に対して再レイアウトを実行する工程と、前記再レイアウトの結果の回路オーバーヘッドが所定範囲内であるかを判断する工程と、前記回路オーバーヘッドが所定範囲を超えた場合にテストポイント数の絞込みを実施する工程とを備える。

上記構成によれば、回路情報から０−可制御性確率及び１−可制御性確率を算出することで低故障検出率の要因を抽出し、レイアウト情報から配線ペアを抽出し、これらの情報を用いて有効なテストポイントを絞り込むことができるため、テストポイントにテスト回路を挿入した場合のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる。

さらに、本発明のテスト回路挿入方法は、前記仮想的に前記回路構成のテストポイントを挿入する工程の次に、前記挿入されたテストポイントをスキャンチェーンとして接続する工程を備える。この構成によれば、テストポイントを接続したスキャンチェーンを経由してテストポイントに任意の値を設定することができるため、可制御性確率がいかなる値であっても回路状態を活性化させてテストを実施することができ、故障発生時の早期故障個所の絞込みが可能となる。

さらに、本発明のテスト回路挿入方法は、前記回路情報を入力する工程の次に前記回路情報に関する故障モデル情報を入力する工程を備え、前記テストポイントの回路構成を選択する工程の次に前記故障モデルに対応したテストポイントを選択する工程を備える。この構成によれば、故障モデル情報に基づき不良解析に有効なテストポイント挿入箇所を絞り込むことができるため、テスト結果で発生した故障の特定が容易になり、不良解析を容易に実施することができるようになる。

さらに、本発明のテスト回路挿入方法は、前記配線ペアを抽出する工程では、配線間隔が基準以下である配線ペアを抽出するか、前記配線ペアを抽出する工程では、同一レイヤ上で平行配線長が基準以上である配線ペアを抽出する。

さらに、本発明のテスト回路挿入方法は、前記配線ペアを抽出する工程では、前記ピッチ幅が基準以下であるか、または前記平行配線長が基準以上であるために抽出された配線ペアの中で、前記配線ペアの最終段セルが同じ能力を持つ配線ペアを抽出する。

また、本発明のテスト回路挿入方法は、前記配線ペアを抽出する工程では、異なるマスクレイヤ上で配線がクロスしている配線ペアを抽出する。

また、本発明のテスト回路挿入方法は、前記テストポイント挿入位置を選択する工程では、前記平行配線長が基準以上である配線ペアが抽出された場合に、信号線の平行配線部分の前後のいずれかをテストポイント挿入位置として選択する。

また、本発明のテスト回路挿入方法は、前記テストポイント挿入回路構成を選択する工程では、前記抽出された配線ペアのいずれかが前記抽出された他の配線ペアに含まれているか否かをチェックする。

上記構成によれば、故障発生の可能性が高いと考えられる箇所に、レイアウト面を考慮してテスト回路挿入を行うことができるため、テスト回路挿入による配線混雑を回避し、テストポイントにテスト回路を挿入した場合のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる。

また、本発明のテスト回路挿入方法は、前記テストポイント数の絞込みを実施する工程においては、配線ペアの可制御性確率に応じてテストポイントの回路構成を選択する。この構成によれば、可制御性確率値を基づきテストポイント数を絞り込んでいくことにより、テストポイントを効率の良いポイントに挿入することができ、チップ全体の故障検出率を向上させることができる。

本発明の半導体集積回路のテスト回路挿入装置は、回路情報を入力する手段と、前記回路情報から可制御性確率を算出する手段と、前記回路情報により初期レイアウトを実行する手段と、前記初期レイアウトの結果から配線ペアを抽出する手段と、前記可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出する手段と、前記テストポイント挿入候補の存在を判定する手段と、前記テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択する手段と、前記テストポイント挿入位置に挿入するテストポイントの回路構成を選択する手段と、仮想的に前記回路構成のテストポイントを挿入する手段と、前記仮想的にテストポイントが挿入された回路に対して再レイアウトを実行する手段と、前記再レイアウトの結果の回路オーバーヘッドが所定範囲内であるかを判断する手段と、前記回路オーバーヘッドが所定範囲を超えた場合にテストポイント数の絞込みを実施する手段とを備える。

さらに、本発明のテスト回路挿入装置は、前記仮想的に前記回路構成のテストポイントを挿入した後に、前記挿入されたテストポイントをスキャンチェーンとして接続する手段を備える。この構成によれば、テストポイントを接続したスキャンチェーンを経由してテストポイントに任意の値を設定することができるため、可制御性確率がいかなる値であっても回路状態を活性化させてテストを実施することができ、故障発生時の早期故障個所の絞込みが可能となる。

さらに、本発明のテスト回路挿入装置は、前記回路情報を入力した後に前記回路情報に関する故障モデル情報を入力する手段と、前記テストポイントの回路構成を選択した後に前記故障モデルに対応したテストポイントを選択する手段とを備える。この構成によれば、故障モデル情報に基づき不良解析に有効なテストポイント挿入箇所を絞り込むことができるため、テスト結果で発生した故障の特定が容易になり、不良解析を容易に実施することができるようになる。

本発明によれば、低故障検出率の要因を抽出し、初期レイアウト結果に基づき故障発生の可能性が高い配線ペアを抽出することで、有効なテストポイント挿入箇所を決定することができるため、テスト回路を挿入した場合のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる。また、故障モデルを考慮してテストポイント挿入箇所を決定することができるため、不良解析を容易にすることができる。

（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路のテスト回路挿入方法の処理工程を示すフローチャートである。図１において、Ｓ００１で対象となる回路情報を入力する。この回路に対してＳ００２で０−可制御性確率及び１−可制御性確率を算出する。さらに、この回路に対してＳ００３で初期レイアウトを実行し、その結果からＳ００４で問題となりそうな配線ペアを抽出する。

次に、Ｓ００２及びＳ００４の処理で得られた情報を用いてＳ００５でテストポイント挿入候補を抽出する。さらにＳ００６では、Ｓ００５で抽出したテストポイント挿入候補が対象回路の構成上存在するかどうか確認する。確認した結果、候補が存在すれば、Ｓ００７でテストポイント挿入位置を選択し、Ｓ００８でテストポイント挿入回路構成を選択する。

次に、Ｓ００９で選択した内容を反映した回路を作成する。このテストポイント挿入後の回路に対して、Ｓ０１０で再度レイアウトを実行する。このレイアウト結果をもとに、Ｓ０１１でテストポイント挿入前と比べて回路オーバーヘッドが必要以上に発生していないかどうか判断する。Ｓ０１１において、判定結果が合格ならば処理は終了し、不合格ならばＳ０１２においてテストポイント数を絞込み、Ｓ００９以降の処理をやり直す。

図３から図６はＳ００４における配線ペアを抽出方法を示す図である。図３から図５において、１０１は配線ペアとなる一方の信号を生成する内部回路Ａ、１０２は配線ペアとなる他方の信号を生成する内部回路Ｂ、１０３は内部回路Ａからの信号を受ける内部回路Ｃ、１０４は内部回路Ｂからの信号を受ける内部回路Ｄ、１１１は配線ペアとなる一方の信号線、１１２は配線ペアとなる他方の信号線である。

図３は、配線間隔が基準以下である配線ペアの抽出方法を示す図である。図３において、信号線１１１と信号線１１２の配線間隔をピッチ幅と定義し、このピッチ幅が基準より狭い配線ペアを抽出する。

図４は、同一レイヤ上で平行配線長が基準以上である配線ペアの抽出方法を示す図である。図４において、信号線１１１と信号線１１２が平行配線となっている距離を平行配線長と定義し、この平行配線長が基準を超える配線ペアを抽出する。

図５は、ピッチ幅が基準より狭いか、または平行配線長が基準以上であるために抽出された配線ペアの中で、信号線１１１と信号線１１２の最終段セルが同じ能力を持つ配線ペアの抽出方法を示す図である。図５において、信号線１１１の最終段セル１０５と信号線１１２の最終段セル１０６は同じ能力を持つ。

図６は、異なるマスクレイヤ上で配線がクロスしている配線ペアの抽出方法を示す図である。図６において、１２１は上位配線マスクレイヤ、１２２は下位配線マスクレイヤであり、上位配線マスクレイヤ１２１で配線された信号線１１１と下位配線マスクレイヤ１２２で配線された信号線１１２がクロスしている場合をクロス配線と定義し、このクロス配線に該当する配線ペアを抽出する。

図７はＳ００７におけるテストポイント挿入位置の選択方法を示す図である。図７においては、図４のように同一レイヤ上で平行配線長が基準以上である配線ペアが抽出された場合に、信号線の平行配線部分の前後１３１または１３２のいずれかをテストポイント挿入位置として選択する。図３、図５、図６のような場合は、それぞれの配線ペアの抽出理由で挿入位置が特定されることはない。

図８から図１５は、Ｓ００８において選択される各種のテストポイント挿入回路構成を示す図である。図８から図１５において、１０１から１０４は図３と同様に構成された内部回路Ａ、内部回路Ｂ、内部回路Ｃ、内部回路Ｄである。

さらに、Ｓ０１２におけるテストポイント数の絞込みでは、いずれかの方法で抽出された配線ペアの０−可制御性確率及び１−可制御性確率によりテストポイント挿入回路構成を選択する。

図８における１４１は、内部回路Ｃ、内部回路Ｄの０−可制御性確率が悪い場合に挿入されるテストポイント用回路ブロックである。また、図９における１４３は、内部回路Ｃの１−可制御性確率が悪く、内部回路Ｄの０−可制御性確率が良い場合に挿入されるテストポイント用回路ブロックである。また、図１０における１４４は、内部回路Ｃの０−可制御性確率が良く、内部回路Ｄの０−可制御性確率が悪い場合に挿入されるテストポイント用回路ブロックである。

図１１における１４５は、内部回路Ｃ、内部回路Ｄの０−可制御性確率が悪い場合に挿入されるテストポイント用回路ブロックであり、１４６は挿入されたテストポイント用回路ブロック１４５に対して、０／１制御信号を与える０／１生成回路ブロックである。

図１２における１３３は、テストポイント用回路ブロックに０／１制御信号を与える外部端子である。図１１で挿入されたテストポイント用回路ブロック１４５に対して、０／１生成回路ブロック１４６に代えて、外部端子１３３から０／１制御信号を与える。

図１３における１４７は、内部回路Ｃの１−可制御性確率が悪く、内部回路Ｄの０−可制御性確率が悪い場合に挿入されるテストポイント用回路ブロックであり、ＡＮＤ／ＯＲ回路で構成されている。

図１４において、１０７は０−可制御性確率が悪い内部回路Ｅであり、１４８は内部回路Ｅに対して挿入されるテストポイント用回路ブロックであるが、内部回路Ｃおよび内部回路Ｄの０−可制御性確率が悪い場合に、テストポイント用回路ブロック１４８を内部回路Ｃおよび内部回路Ｄに流用するように構成している。

図１５において、１０８は内部回路Ａと内部回路Ｂの配線ペアに隣接している信号を生成する内部回路Ｆ、１０９は内部回路Ｆからの信号を受ける内部回路Ｇであり、１４９は内部回路Ｃ、内部回路Ｄの０−可制御性確率が悪い場合に挿入されるテストポイント用回路ブロックであるが、この場合、テストポイント用回路ブロック１４９を拡張して内部回路Ｆに流用するように構成している。

図１６は、０／１−可制御性確率の算出方法とテストポイント挿入後の可制御性確率の考え方を説明する図である。図１６（ａ）は、回路Ａに対して入力信号と出力信号がそれぞれ１となる確率を示している。同様に、図１６（ｂ）の回路構成では回路Ｃの入力信号の１−可制御性確率は１／４となり、回路Ｃの出力信号の０−可制御性確率は１／６４（１−可制御性確率は６３／６４）となるため、可制御性が低くなる。

この回路の可制御性を向上させるために、図１６（Ｃ）のようにテストポイントを挿入すると、回路Ｃの入力信号に対する可制御性が図に示すように改善される。この可制御性確率値を基準にして各回路構成の０／１−可制御性確率の良否を判断することで、テストポイントを効率の良いポイントに挿入することができ、チップ全体の故障検出率を向上させることができる。

図１７は、配線ペアＸ、Ｙそれぞれの０／１−可制御性確率値に基づく効率的なテストポイント回路構成選択の考え方を示す図である。Ｓ０１２においてテストポイント数の絞込みを実施する際に、図１７に示す可制御性条件別に回路選択の優先度を割振り、回路仕様に応じたテストポイント数を絞り込んでいくことにより、仕様に柔軟に対応することができ、最適なチップ設計が可能となる。

図１８は、テストポイントを１つのスキャンチェーンとして接続した構成を示す図である。図１８において、図３と同様の内部回路１０１から１０４による配線ペアが複数あり、それぞれの配線ペアにテストポイント用回路ブロック１４２が挿入されている。

それぞれのテストポイント用回路ブロック１４２のフリップフロップは、スキャン入力端子１３４とスキャン出力端子１３５の間に、スキャンチェーンを構成するように接続される。このようなスキャンチェーンを、例えば可制御性条件別に設けることで、同じ条件の回路状態を活性化させてテストを実施することができ、故障発生時の早期故障個所の絞込みが可能となる。

以上のように本実施形態によれば、回路情報から０−可制御性確率及び１−可制御性確率を算出することで低故障検出率の要因を抽出し、レイアウト情報から配線ペアを抽出し、これらの情報を用いてＳ００５以降の処理で有効なテストポイントを絞り込むことができるため、テストポイントにテスト回路を挿入した場合のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる。

（実施の形態２）
図２は本発明の実施の形態２に係る半導体集積回路のテスト回路挿入方法の処理工程を示すフローチャートである。図２において、図１と同一の処理工程には同一符号を付し、その説明を省略する。

本実施の形態では、テストポイントをスキャンチェーンとして構成し、さらに、テスト結果の不良解析を容易にするために、予め故障モデル情報を入力し、テストポイント挿入では不良解析に有効なテストポイント挿入箇所を絞り込むようにする。そのために、図１のフローチャートに対して、Ｓ０２１、Ｓ０２２、Ｓ０２３の工程を追加している。

図２において、Ｓ００１の回路情報入力後直ちに、Ｓ０２１で解析対象となる故障モデル情報を入力する。Ｓ００８までの処理で挿入するテストポイントの回路構成が選択されると、次にＳ０２２において、Ｓ０２１で設定した故障モデルに対応したテストポイントを選択する。

Ｓ０２３では、Ｓ００９で挿入したテストポイントを接続してスキャンチェーンを構築する。その結果、故障モデルに対応したテストポイントで構成されたスキャンチェーンが構成される。その上でＳ０１０のレイアウトを実行し、以降の処理を行うことにより不良解析に有効なテストポイント挿入箇所を絞り込む。

ここで図１８を参照すると、配線ペアに対応した内部回路Ｃと内部回路Ｄの可制御性確率が互いに逆の場合（内部回路Ｃが０−可制御性×、内部回路Ｄが１−可制御性×）、配線間ブリッジ故障を対象としたテストポイントとして考えることができる。したがって、この条件に合ったテストポイントをスキャンチェーンとして構成すれば、これをブリッジ故障検出用スキャンチェーンと考えることができる。

以上のように本実施形態によれば、故障モデルに対応したテストポイントで構成されたスキャンチェーンを用い、また、不良解析に有効なテストポイント挿入箇所を絞り込むことで、テスト結果で発生した故障の特定が容易になり、不良解析を容易に実施することができる。

本発明の半導体集積回路のテスト回路挿入方法及び装置は、低故障検出率の要因を抽出し、初期レイアウト結果に基づき故障発生の可能性が高い配線ペアを抽出することで、有効なテストポイント挿入箇所を決定することができるため、テスト回路を挿入した場合のレイアウト設計の負担を軽減することができ、チップサイズの増大を防ぎながら高い故障検出率を得ることができる。また、故障モデルを考慮してテストポイント挿入箇所を決定することができるため、不良解析を容易にすることができるという効果を有し、半導体集積回路のテスト容易化設計技術、特にテスト回路挿入方法及びテスト回路挿入装置等として有用である。

本発明の実施の形態１に係る半導体集積回路のテスト回路挿入方法を示すフローチャート本発明の実施の形態２に係る半導体集積回路のテスト回路挿入方法を示すフローチャート配線間隔が基準以上である配線ペアの抽出方法を示す図同一レイヤ上で平行配線長が基準以上である配線ペアの抽出方法を示す図最終段セルが同じ能力を持つ配線ペアの抽出方法を示す図異なるマスクレイヤ上で配線がクロスしている配線ペアの抽出方法を示す図テストポイント挿入位置の選択方法を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図選択される各種のテストポイント挿入回路構成を示す図０／１−可制御性確率の算出方法とテストポイント挿入後の可制御性確率の考え方を説明する図配線ペアの０／１−可制御性確率値に基づく効率的なテストポイント回路構成選択の考え方を示す図テストポイントを１つのスキャンチェーンとして接続した構成を示す図従来の半導体集積回路のテスト回路挿入方法の処理工程を示すフローチャート

符号の説明

Ｓ００１回路情報入力工程
Ｓ００２０／１−可制御性確率の算出工程
Ｓ００３レイアウト実行工程
Ｓ００４配線ペアの抽出工程
Ｓ００５テストポイント挿入候補抽出工程
Ｓ００６テストポイント挿入候補の存在確認工程
Ｓ００７テストポイント挿入位置の選択工程
Ｓ００８テストポイント挿入回路構成の選択工程
Ｓ００９仮想的にテストポイントを挿入する工程
Ｓ０１０レイアウト実行工程
Ｓ０１１回路オーバーヘッドの適否判定工程
Ｓ０１２テストポイント数の絞込み実施工程
Ｓ０２１故障モデル情報入力工程
Ｓ０２２故障モデルに対応したテストポイントの選択工程
Ｓ０２３テストポイントをスキャンチェーンとして接続する工程
Ｓ１０１〜Ｓ１１２従来のテスト回路挿入方法の処理工程
１０１配線ペアとなる一方の信号を生成する内部回路Ａ
１０２配線ペアとなる他方の信号を生成する内部回路Ｂ
１０３配線ペアとなる一方の信号を受ける内部回路Ｃ
１０４配線ペアとなる他方の信号を受ける内部回路Ｄ
１０５、１０６信号線の最終段セル
１０７０−可制御性確率が悪い内部回路Ｅ
１０８配線ペアに隣接し信号を生成する内部回路Ｆ
１０９配線ペアに隣接し信号を受ける内部回路Ｇ
１１１配線ペアとなる一方の信号線
１１２配線ペアとなる他方の信号線
１２１上位配線マスクレイヤ
１２２下位配線マスクレイヤ
１３１、１３２テストポイント挿入位置
１３３外部端子
１３４スキャン入力端子
１３５スキャン出力端子
１４１〜１４９テストポイント用回路ブロック

Claims

回路情報を入力する工程と、前記回路情報から可制御性確率を算出する工程と、前記回路情報により初期レイアウトを実行する工程と、前記初期レイアウトの結果から配線ペアを抽出する工程と、前記可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出する工程と、前記テストポイント挿入候補の存在を判定する工程と、前記テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択する工程と、前記テストポイント挿入位置に挿入するテストポイントの回路構成を選択する工程と、仮想的に前記回路構成のテストポイントを挿入する工程と、前記仮想的にテストポイントが挿入された回路に対して再レイアウトを実行する工程と、前記再レイアウトの結果の回路オーバーヘッドが所定範囲内であるかを判断する工程と、前記回路オーバーヘッドが所定範囲を超えた場合にテストポイント数の絞込みを実施する工程と、を備える半導体集積回路のテスト回路挿入方法。
前記仮想的に前記回路構成のテストポイントを挿入する工程の次に、前記挿入されたテストポイントをスキャンチェーンとして接続する工程を備える請求項１記載の半導体集積回路のテスト回路挿入方法。
前記回路情報を入力する工程の次に前記回路情報に関する故障モデル情報を入力する工程を備え、
前記テストポイントの回路構成を選択する工程の次に前記故障モデルに対応したテストポイントを選択する工程を備える請求項１または２記載の半導体集積回路のテスト回路挿入方法。
前記配線ペアを抽出する工程は、配線間隔が基準以下である配線ペアを抽出する請求項１から３のいずれか一項記載の半導体集積回路のテスト回路挿入方法。
前記配線ペアを抽出する工程は、同一レイヤ上で平行配線長が基準以上である配線ペアを抽出する請求項１から３のいずれか一項記載のテスト回路挿入方法。
前記配線ペアを抽出する工程は、前記ピッチ幅が基準以下であるか、または前記平行配線長が基準以上であるために抽出された配線ペアの中で、前記配線ペアの最終段セルが同じ能力を持つ配線ペアを抽出する請求項４または５記載の半導体集積回路のテスト回路挿入方法。
前記配線ペアを抽出する工程は、異なるマスクレイヤ上で配線がクロスしている配線ペアを抽出する請求項１から３のいずれか一項記載の半導体集積回路のテスト回路挿入方法。
前記テストポイント挿入位置を選択する工程は、前記平行配線長が基準以上である配線ペアが抽出された場合に、信号線の平行配線部分の前後のいずれかをテストポイント挿入位置として選択する請求項５記載の半導体集積回路のテスト回路挿入方法。
前記テストポイント挿入回路構成を選択する工程は、前記抽出された配線ペアのいずれかが前記抽出された他の配線ペアに含まれているか否かをチェックする請求項４または５または７記載の半導体集積回路のテスト回路挿入方法。
前記テストポイント数の絞込みを実施する工程は、配線ペアの可制御性確率に応じてテストポイントの回路構成を選択する請求項４、５または７記載の半導体集積回路のテスト回路挿入方法。
回路情報を入力する手段と、前記回路情報から可制御性確率を算出する手段と、前記回路情報により初期レイアウトを実行する手段と、前記初期レイアウトの結果から配線ペアを抽出する手段と、前記可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出する手段と、前記テストポイント挿入候補の存在を判定する手段と、前記テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択する手段と、前記テストポイント挿入位置に挿入するテストポイントの回路構成を選択する手段と、仮想的に前記回路構成のテストポイントを挿入する手段と、前記仮想的にテストポイントが挿入された回路に対して再レイアウトを実行する手段と、前記再レイアウトの結果の回路オーバーヘッドが所定範囲内であるかを判断する手段と、前記回路オーバーヘッドが所定範囲を超えた場合にテストポイント数の絞込みを実施する手段と、を備える半導体集積回路のテスト回路挿入装置。
前記仮想的に前記回路構成のテストポイントを挿入した後に、前記挿入されたテストポイントをスキャンチェーンとして接続する手段を備える請求項１１記載の半導体集積回路のテスト回路挿入装置。
前記回路情報を入力した後に前記回路情報に関する故障モデル情報を入力する手段と、前記テストポイントの回路構成を選択した後に前記故障モデルに対応したテストポイントを選択する手段と、を備える請求項１１または１２記載の半導体集積回路のテスト回路挿入装置。
コンピュータを、入力された回路情報から可制御性確率を算出する手段、前記回路情報により初期レイアウトを実行する手段、前記初期レイアウトの結果から配線ペアを抽出する手段、前記可制御性確率と前記配線ペアに基づきテストポイント挿入候補を抽出する手段、前記テストポイント挿入候補の存在を判定する手段、前記テストポイント挿入候補が存在した場合にテストポイント挿入位置を選択する手段、前記テストポイント挿入位置に挿入するテストポイントの回路構成を選択する手段、仮想的に前記回路構成のテストポイントを挿入する手段、前記仮想的にテストポイントが挿入された回路に対して再レイアウトを実行する手段、前記再レイアウトの結果の回路オーバーヘッドが所定範囲内であるかを判断する手段、前記回路オーバーヘッドが所定範囲を超えた場合にテストポイント数の絞込みを実施する手段として機能させるプログラム。
請求項１４記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。