JP2003099489A

JP2003099489A - 論理合成方法

Info

Publication number: JP2003099489A
Application number: JP2001287924A
Authority: JP
Inventors: Shoji Takaoka; 昇二高岡; Kazumi Hamaguchi; 加寿美浜口; Toshifumi Hamaguchi; 敏文浜口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-21
Filing date: 2001-09-21
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】スペアセルが必要となる可能性の高いＨＤＬ
記述部分を特定し適切なスペアセルを挿入することであ
る。【解決手段】入力となるＨＤＬ２０１から、スペアセ
ル決定工程２０２によりスペアセルが必要となる可能性
の高い個所を特定し、ＨＤＬに応じたスペアセルファイ
ル２０３を決定する。また、ＨＤＬ２０１を入力とし、
合成工程２０４で生成されたゲートレベルネットリスト
２０５を生成する。次にスペアセルファイル２０３とゲ
ートレベルネットリスト２０５を統合し、スペアセルを
含むゲートレベルネットリスト２０６を生成する。次
に、グループ化工程２０７により挿入したスペアセルと
関連のあるゲートをグループ化することにより、関連の
あるスペアセルを近くに配置できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、仕様変更を考慮し
た論理合成方法に関する。

【０００２】

【従来の技術】近年、大規模ＬＳＩの設計には、ＨＤＬ
設計が主流になっている。ＨＤＬ（Hardware Descripti
on Language）を用いることでＬＳＩを設計していく早
い段階での高速なシステムシミュレーションが可能にな
る。また、ＬＳＩの仕様の変更や設計ミスに伴う回路の
変更作業はＨＤＬのソースファイルを変更して再び論理
合成を行うことにより、迅速に対応できるなど、様々な
利点がある。

【０００３】しかしながら、ＬＳＩ設計で一旦マスクを
作ったレイアウト後に回路変更により仕様の変更が発生
した場合には、ＬＳＩを下地から作り直す必要がある。
このため、既にある下地を活用できないため、開発期間
の大幅な遅延が発生する。

【０００４】この問題を解決する方法として、既にある
下地を活用する方法が考案されている。この方法につい
て、図３８を用いて説明する。図３８において１０１は
スペアセルを含むＨＤＬ、１０２は合成工程、１０３は
スペアセルを含むゲートレベルのネットリスト、１０４
はスペアセル配置工程、１０５は全体配置工程である。

【０００５】まず、スペアセルを含むＨＤＬ１０１を入
力とし、合成工程１０２で合成することにより、スペア
セルを含むゲートレベルネットリスト１０３が生成され
る。このスペアセルを含むゲートレベルネットリスト１
０３から、スペアセル配置工程１０４にてスペアセルの
み抜き出し、レイアウト内にランダムにばらまいて置
く。スペアセル配置工程１０４の後、全体配置工程１０
５にて残りのセルを前記レイアウト内に配置する。

【０００６】回路変更により仕様の変更が発生した場合
には、レイアウト内にランダムにばらまいて置いた前記
スペアセルを使用し所望する論理を再構築する。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
手法では、スペアセル配置については、どのようなセル
をどこに配置しておけば有効であるかが明確になってい
ない。さらに、このスペアセルをネットリストの段階で
自動挿入する論理合成ツールは存在しない。

【０００８】そのため、回路変更による仕様の変更の修
正時に配線が複雑、かつ、不必要な遅延による問題が発
生したり、タイミング・面積的に好ましくないレイアウ
トになることがある。

【０００９】本発明は、回路変更による仕様の変更の修
正時に配線が容易、かつ、不必要な遅延による問題が発
生しにくく、タイミング・面積的に好ましいレイアウト
を実現できる論理合成方法を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明の論理合成方法
は、スペアセルが必要となる可能性の高いＨＤＬ記述部
分を特定し適切なスペアセルを挿入することである。

【００１１】本発明の請求項１記載の論理合成方法は、
スペアセルを含むＨＤＬを入力として、目的機能のゲー
トレベルネットリストとして生成し、前記目的機能の仕
様変更時には前記ゲートレベルネットリスト中のスペア
セルを使用し所望する論理を再構築するに際し、前記目
的機能の仕様変更前にスペアセルが必要となる可能性の
高い特定ＨＤＬ記述部分を特定しスペアセルの種類を決
定しておくスペアセル決定工程と、前記スペアセル決定
工程により生成されたスペアセルを前記特定ＨＤＬ記述
部分に対応させて配置してレイアウトするスペアセル配
置工程とを持つことを特徴とする。

【００１２】本発明の請求項２記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、スペア
セルのネットリスト上でのインスタンス名称は、関連の
あるインスタンスのインスタンス名称から言及できる名
前を付けることを特徴とする。

【００１３】本発明の請求項３記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、階層の
境界に、境界のインターフェースに関する仕様変更に対
応するためのセルをスペアセルとして含ませることを特
徴とする。

【００１４】本発明の請求項４記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、外部ク
ロック信号入力部に、クロックに関する仕様変更に対応
するためのＤ型フリップフロップセルをスペアセルとし
て含ませることを特徴とする。

【００１５】本発明の請求項５記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、クロッ
ク信号をレベルアクティブからエッジアクティブに変更
するためのＤ型フリップフロップセルをスペアセルとし
て含ませることを特徴とする。

【００１６】本発明の請求項６記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、外部へ
の出力信号部に、外部とのインターフェースに関する仕
様変更に対応するための数種の駆動能力をもつセルをス
ペアセルとして含ませることを特徴とする。

【００１７】本発明の請求項７記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、外部へ
の出力信号を１クロック遅らせるなどのタイミング変更
に対応するためのＤ型フリップフロップセルをスペアセ
ルとして含ませることを特徴とする。

【００１８】本発明の請求項８記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、メモリ
用のクロック信号入力部に、クロックに関する仕様変更
に対応するためのＤ型フリップフロップセルをスペアセ
ルとして含ませることを特徴とする。

【００１９】本発明の請求項９記載の論理合成方法は、
請求項１において、前記スペアセル決定工程は、メモリ
の出力信号部に、タイミング仕様変更に対応するための
Ｄ型フリップフロップセルをスペアセルとして含ませる
ことを特徴とする。

【００２０】本発明の請求項１０記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、ト
ライステートの出力周辺にバスホルダー用のセルをスペ
アセルとして含ませることを特徴とする。

【００２１】本発明の請求項１１記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、双
方向出力周辺にバスホルダー用のセルをスペアセルとし
て含ませることを特徴とする。

【００２２】本発明の請求項１２記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、い
くつかの低速演算器周辺に高速演算器変換用のセルをス
ペアセルとして含ませることを特徴とする。

【００２３】本発明の請求項１３記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、ト
ライステートの出力周辺に貫通電流防止用セルをスペア
セルとして含ませることを特徴とする。

【００２４】本発明の請求項１４記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、駆
動電圧の変更に対応するためのレベルシフタをスペアセ
ルとして含ませることを特徴とする。

【００２５】本発明の請求項１５記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、ス
キャン設計への変更用のマルチプレクサをスペアセルと
して含ませることを特徴とする。

【００２６】本発明の請求項１６記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、カ
ウンタ周辺にカウントミス防止用セルをスペアセルとし
て含ませることを特徴とする。

【００２７】本発明の請求項１７記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、バ
ス端子周辺に信号衝突防止用セルをスペアセルとして含
ませることを特徴とする。

【００２８】本発明の請求項１８記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、フ
リップフロップ周辺にホールドエラー改善用の遅延バッ
ファをスペアセルとして含ませることを特徴とする。

【００２９】本発明の請求項１９記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、フ
リップフロップ周辺にＥＭＩ改善用の遅延バッファをス
ペアセルとして含ませることを特徴とする。

【００３０】本発明の請求項２０記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、Ｈ
ＤＬ記述のCase文の入力数、場合数、出力数に応じてス
ペアセルの数を増減することを特徴とする。

【００３１】本発明の請求項２１記載の論理合成方法
は、請求項１において、前記スペアセル決定工程は、含
ませるべきスペアセルに優先順位をつけることを特徴と
する。

【００３２】

【発明の実施の形態】以下、本発明の論理合成方法を具
体的な各実施の形態に基づいて説明する。（実施の形態１）図１は本発明の（実施の形態１）の論
理合成方法を示す。

【００３３】２０１はＨＤＬファイルで、目的機能の仕
様の実現に最低限必要な論理素子とを表すＨＤＬで構成
されている。２０２はスペアセル決定工程、２０３はス
ペアセルファイル、２０４は合成工程、２０５はゲート
レベルネットリスト、２０６はスペアセルを含むゲート
レベルネットリスト、２０７はグループ化工程、２０８
はグループ化されたゲートレベルネットリスト、２０９
は全体配置配置工程である。

【００３４】上記の各工程を詳しく説明する。まず、合
成工程２０４とスペアセル決定工程２０２とが実行され
る。スペアセル決定工程２０２では、目的機能を構成す
る論理素子のうちで仕様変更によってスペアセルが必要
となる可能性の高い論理素子を特定し、そのＨＤＬに応
じたスペアセルファイル２０３を決定する。

【００３５】合成工程２０４では、目的機能を構成する
ゲートレベルネットリスト２０５を生成する。次に、ス
ペアセルファイル２０３とゲートレベルネットリスト２
０５を統合し、スペアセルを含むゲートレベルネットリ
スト２０６を生成する。

【００３６】グループ化工程２０７では、挿入したスペ
アセルと関連のあるゲートをグループ化して近くに配置
できるようにグループ化されたゲートレベルネットリス
ト２０８を生成する。

【００３７】全体配置工程２０９では、ゲートレベルネ
ットリスト２０８に基づいて前記スペアセルファイル２
０３で決定されたスペアセルを含む全体配置を決定す
る。なお、スペアセル決定工程２０２で決定するスペア
セルファイル２０３の名称は、合成されたゲートレベル
ネットリスト２０５のセルの中で関連するセル名称に関
連付けておく。関連する付けられたインスタンス名称
が”A#reg”の場合、”A#reg”に”#spare番号”を付加
した”A#reg#spare1”の名称にしておく。また、グルー
プ化工程２０７では、”spare”の含まれるスペアセル
は、関連づけられたインスタンスと同じグループにして
おく。これにより、スペアセルは、関係のあるインスタ
ンスの近傍に配置することができる。

【００３８】このように、スペアセル決定工程２０２
で、目的機能を実現するに必要な論理素子のうちでスペ
アセルが必要となる可能性の高い特定ＨＤＬ記述部分を
特定しスペアセルの種類を決定し、前記スペアセル決定
工程２０２により生成されたスペアセルを前記特定ＨＤ
Ｌ記述部分に対応させて配置してレイアウトするスペア
セル配置工程としてのグループ化工程２０７、全体配置
配置工程２０９を実行してレイアウトを決定することに
よって、前記目的機能の仕様変更時に、前記ゲートレベ
ルネットリスト２０８中のスペアセルを使用し所望する
論理を再構築することによって、再構築に使用するスペ
アセルは、仕様変更前に、グループ化工程２０７におい
て、前記特定ＨＤＬ記述部分の近くに配置できるように
グループ化されているので、配線の修正変更が容易、か
つ、不必要な遅延による問題が発生しにくく、タイミン
グ・面積的に好ましいレイアウトを実現できる。

【００３９】（実施の形態２）図２と図３（ａ）（ｂ）
は本発明の（実施の形態２）の論理合成方法を示す。図
２は（実施の形態１）のスペアセル決定工程２０２の一
例を示し、３０２は階層の端子検出工程、３０３はスペ
アセルの挿入工程である。

【００４０】ＨＤＬ２０１に階層がある場合、階層の端
子抽出工程３０２により階層の端子を抽出し、スペアセ
ルの挿入工程３０３によりスペアセルファイル２０３を
生成する。

【００４１】具体例を図３（ａ）を用いて説明する。４
０１〜４０６は階層の端子、４０７〜４１２は周辺仕様
変更用スペアセルである。まず、仕様変更前のＨＤＬに
て階層の端子４０１〜４０６の記述があると、それぞれ
に対して仕様変更対応用スペアセル４０７〜４１２を挿
入する。

【００４２】階層周辺の仕様変更があった場合の例を図
３（ｂ）に示す。この場合、端子４０３に仕様変更対応
用スペアセル４０９を接続することにより、仕様変更に
対応できる。

【００４３】（実施の形態３）図４と図５（ａ）（ｂ）
は本発明の（実施の形態３）の論理合成方法を示す。図
４は（実施の形態１）のスペアセル決定工程２０２の一
例を示し、３９２は外部クロック検出工程、３９３はク
ロック周期変更用フリップフロップ（以下、フリップフ
ロップをＦＦと称す）の挿入工程である。

【００４４】ＨＤＬ２０１に外部クロックがある場合、
外部クロック検出工程３９２によりクロックを抽出し、
クロック周期変更用ＦＦの挿入工程３９３によりスペア
セルファイル２０３を生成する。

【００４５】具体例を図５（ａ）を用いて説明する。４
９１は外部クロック端子、４９２は記述より推定された
ＦＦ、４９３はクロック周期変更用ＦＦである。まず、
仕様変更前のＨＤＬにて外部クロック４９１の記述があ
ると、クロック周期変更用ＦＦ４９３を挿入する。この
際、クロック周期変更用ＦＦ４９３の名称は、記述より
推定されたＦＦ４９２のインスタンス名称”A#reg”
に”#spare番号”を付加した、”A#reg#spare1”の名称
にしておく。

【００４６】クロック周期の仕様変更があった場合の例
を図５（ｂ）に示す。この場合、外部クロック４９１と
記述より推定されたＦＦ４９２の間に、スペアセル４９
３を挿入することにより仕様変更に対応できる。

【００４７】（実施の形態４）図６と図７（ａ）（ｂ）
は本発明の（実施の形態４）の論理合成方法を示す。図
６は（実施の形態１）のスペアセル決定工程２０２の一
例を示し、６０１はレベルアクティブラッチ検出工程、
６０２はエッジアクティブＦＦの挿入工程である。

【００４８】ＨＤＬ２０１にレベルアクティブラッチが
ある場合、レベルアクティブラッチ検出工程６０１によ
りクロックを抽出し、エッジアクティブＦＦの挿入工程
６０２によりスペアセルファイル２０３を生成する。

【００４９】具体例を図７（ａ）を用いて説明する。７
０１は記述より推定されたレベルアクティブラッチ、７
０２はエッジ変更用エッジアクティブＦＦである。ま
ず、仕様変更前のＨＤＬにてレベルアクティブラッチの
記述があると、エッジアクティブＦＦ７０２を挿入す
る。この際、エッジアクティブＦＦ７０２の名称は、記
述より推定されたレベルアクティブラッチ７０１のイン
スタンス名称”A#latch”に”#spare番号”を付加し
た、”A#latch#spare1”の名称にしておく。

【００５０】次に、アクティブタイプの仕様変更があっ
た場合の例を図７（ｂ）に示す。この場合、記述より推
定されたレベルアクティブラッチ７０１とエッジアクテ
ィブＦＦ７０２を交換することにより仕様変更に対応で
きる。

【００５１】（実施の形態５）図８と図９（ａ）（ｂ）
は本発明の（実施の形態５）の論理合成方法を示す。図
８は（実施の形態１）のスペアセル決定工程２０２の一
例を示し、９０１は外部への出力信号検出工程、９０２
は数種の駆動能力を持つセルの挿入工程である。

【００５２】ＨＤＬ２０１に外部への出力信号がある場
合、外部への出力信号検出工程９０１により出力信号を
抽出し、数種の駆動能力を持つセルの挿入工程９０２に
よりスペアセルファイル２０３を生成する。

【００５３】具体例を図９（ａ）を用いて説明する。１
００１は記述より推定された出力信号を駆動するバッフ
ァ、１００２１００３はスペアセルである。まず、仕様
変更前のＨＤＬにて外部への出力信号の記述があると、
出力を駆動しているバッファ１００１とは異なる駆動能
力をもつバッファ１００２１００３をスペアセルとして
挿入する。この際、スペアセルの名称は、記述より推定
された出力を駆動しているバッファ１００１のインスタ
ンス名称”outbuf”に”#spare番号”を付加した、”ou
tbuf#spare1” ,”outbuf#spare2”の名称にしておく。

【００５４】次に、外部とのインターフェースに関する
仕様変更があった場合の例を図９（ｂ）に示す。この場
合、記述より推定された駆動バッファ１００１と駆動能
力の異なるバッファ１００２を交換することにより仕様
変更に対応できる。

【００５５】（実施の形態６）図１０と図１１（ａ）
（ｂ）は本発明の（実施の形態６）の論理合成方法を示
す。

【００５６】図１０は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、１２０１は外部出力検出工
程、１２０２はタイミング調整用ＦＦの挿入工程であ
る。ＨＤＬ２０１に外部出力がある場合、外部出力検出
工程１２０１により外部出力を抽出し、タイミング調整
用ＦＦの挿入工程１２０２によりスペアセルファイル２
０３を生成する。

【００５７】具体例を図１１（ａ）を用いて説明する。
１３０１は外部出力端子、１３０２は記述より推定され
た外部出力につながるＦＦ、１３０３はタイミング調整
用ＦＦである。

【００５８】まず、仕様変更前のＨＤＬにて外部出力の
記述があると、タイミング調整用ＦＦ１３０３を挿入す
る。この際、タイミング調整用ＦＦ１３０３の名称は、
記述より推定された外部出力につながるＦＦ１３０２の
インスタンス名称”A#reg”に”#spare番号”を付加し
た、”A#reg#spare1”の名称にしておく。

【００５９】次に、出力信号のタイミングの仕様変更が
あった場合の例を図１１（ｂ）に示す。この場合、記述
より推定された外部出力につながるＦＦ１３０１の後に
タイミング調整用ＦＦ１３０３を挿入することにより仕
様変更に対応できる。

【００６０】（実施の形態７）図１２と図１３（ａ）
（ｂ）は本発明の（実施の形態７）の論理合成方法を示
す。

【００６１】図１２は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、１５０１はメモリ検出工
程、１５０２はクロック仕様変更用ＦＦの挿入工程であ
る。ＨＤＬ２０１にメモリがある場合、メモリ検出工程
１５０１によりメモリを抽出し、クロック仕様変更用Ｆ
Ｆの挿入工程１５０２によりスペアセルファイル２０３
としてタイミング調整用ＦＦを生成する。

【００６２】具体例を図１３（ａ）を用いて説明する。
１６０１はメモリセル用クロック、１６０２はメモリセ
ル、１６０３はクロック仕様変更用ＦＦである。まず、
仕様変更前のＨＤＬにてメモリの記述があると、クロッ
ク仕様変更用ＦＦ１６０３を挿入する。この際、クロッ
ク仕様変更用ＦＦ１６０３の名称は、メモリセル１６０
２のインスタンス名称”A#mem”に”#spare番号”を付
加した、”A#mem#spare1”の名称にしておく。

【００６３】次に、メモリ用クロック周期の仕様変更が
あった場合の例を図１３（ｂ）に示す。この場合、メモ
リセル１６０２の前にクロック仕様変更用ＦＦ１３０３
を挿入することにより仕様変更に対応できる。

【００６４】（実施の形態８）図１４と図１５（ａ）
（ｂ）は本発明の（実施の形態８）の論理合成方法を示
す。

【００６５】図１４は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、１８０１はメモリ検出工
程、１８０２はタイミング調整用ＦＦの挿入工程であ
る。ＨＤＬ２０１にメモリセルがある場合、メモリ検出
工程１８０１によりメモリを抽出し、タイミング調整用
ＦＦの挿入工程１８０２によりスペアセルファイル２０
３としてタイミング調整用ＦＦを生成する。

【００６６】具体例を図１５（ａ）を用いて説明する。
１９０１はメモリセルの出力信号、１９０２はメモリセ
ル、１９０３はタイミング調整用ＦＦである。まず、仕
様変更前のＨＤＬにてメモリセルの記述があると、タイ
ミング調整用ＦＦ１９０３を挿入する。この際、タイミ
ング調整用ＦＦ１９０３の名称は、メモリセル１９０２
のインスタンス名称”A#mem”に”#spare番号”を付加
した、”A#mem#spare1”の名称にしておく。

【００６７】次に、メモリの出力信号を１サイクル遅ら
せる仕様変更があった場合の例を図１５（ｂ）に示す。
この場合、メモリセル１９０２の前にタイミング調整用
ＦＦ１９０３を挿入することにより、タイミングを１サ
イクル遅らすことができ、仕様変更に対応できる。

【００６８】（実施の形態９）図１６と図１７（ａ）
（ｂ）は本発明の（実施の形態９）の論理合成方法を示
す。

【００６９】図１６は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、２１０１はトライステート
検出工程、２１０２はバスホールド用セルの挿入工程で
ある。

【００７０】ＨＤＬ２０１にトライステートがある場
合、トライステート検出工程２１０１によりトライステ
ートセルを抽出し、バスホールド用セルの挿入工程２１
０２によりスペアセルファイル２０３としてバスホール
ド用セルを生成する。

【００７１】具体例を図１７（ａ）を用いて説明する。
２２０１はトライステートの出力信号、２２０２は記述
より推定されたトレイステートセル、２２０３はバスホ
ールド用セルである。

【００７２】まず、仕様変更前のＨＤＬにてトライステ
ートの記述があると、バスホールド用セル２２０３を挿
入する。この際、バスホールド用セル２２０３の名称
は、トライステートセル２２０２のインスタンス名称”
A#tri”に”#spare番号”を付加した、”A#tri#spare
1”の名称にしておく。

【００７３】次に、トライステートの出力信号にバスホ
ールドが必要な仕様に変更があった場合の例を図１７
（ｂ）に示す。この場合、トライステートセル２２０１
の前にバスホールド用セル２２０３を挿入することによ
り、トライステートの出力信号をバスホールドすること
ができ、仕様変更に対応できる。

【００７４】（実施の形態１０）図１８と図１９（ａ）
（ｂ）は本発明の（実施の形態１０）の論理合成方法を
示す。

【００７５】図１８は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、２４０１は入出力双方向バ
ッファ検出工程、２４０２はバスホールド用セルの挿入
工程である。

【００７６】ＨＤＬ２０１にトライステートがある場
合、入出力双方向バッファ検出工程２４０１により入出
力双方向バッファを抽出し、バスホールド用セルの挿入
工程２４０２によりスペアセルファイル２０３としてバ
スホールド用セルを生成する。

【００７７】具体例を図１９（ａ）を用いて説明する。
２５０１は記述より推定された入出力双方向バッファ、
２５０２は入出力双方向バッファにつながる双方向端
子、２５０３はバスホールド用セルである。

【００７８】まず、仕様変更前のＨＤＬにて入出力双方
向バッファの記述があると、バスホールド用セル２５０
３を挿入する。この際、バスホールド用セル２５０３の
名称は、入出力双方向バッファ２５０１のインスタンス
名称”A#tri”に”#spare番号”を付加した、”A#tri#s
pare1”の名称にしておく。

【００７９】次に、入出力双方向バッファの出力部にバ
スホールドが必要な仕様に変更があった場合の例を図１
９（ｂ）に示す。この場合、入出力双方向バッファ２５
０１の前にバスホールド用セル２５０３を挿入すること
により、入出力双方向バッファの出力信号をバスホール
ドすることができ、仕様変更に対応できる。

【００８０】（実施の形態１１）図２０と図２１（ａ）
（ｂ）は本発明の（実施の形態１１）の論理合成方法を
示す。

【００８１】図２０は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、２７０１は加算器検出工
程、２７０２は加算器高速変更用セルの挿入工程であ
る。ＨＤＬ２０１に加算器記述がある場合、加算器検出
工程２７０１により加算器を抽出し、加算器高速化用セ
ルの挿入工程２４０２によりスペアセルファイル２０３
としてバスホールド用セルを生成する。

【００８２】具体例を図２１（ａ）を用いて説明する。
２８０１〜２８０４は記述より推定された加算器、２８
０５は加算器高速化用セルである。まず、仕様変更前の
ＨＤＬにて加算器の記述があると、加算器高速化用セル
２８０５を挿入する。この際、加算器高速化用セル２８
０５の名称は、加算器２８０１のインスタンス名称”A#
add”に”#spare番号”を付加した、”A#add#spare1”
の名称にしておく。

【００８３】次に、加算器２８０１を高速化する仕様に
変更があった場合の例を図２１（ｂ）に示す。この場
合、加算器２８０１とスペアセル２８０５とで論理を再
構成することにより、高速な加算器２９０１を生成す
る。これにより、高速化の仕様変更に対応できる。

【００８４】（実施の形態１２）図２２と図２３（ａ）
（ｂ）は本発明の（実施の形態１２）の論理合成方法を
示す。

【００８５】図２２は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、３００１はトライステート
検出工程、３００２は貫通電流防止用セルの挿入工程で
ある。

【００８６】ＨＤＬ２０１にトライステートがある場
合、トライステート検出工程３００１によりトライステ
ートセルを抽出し、貫通電流防止用セルの挿入工程３０
０２によりスペアセルファイル２０３として貫通電流防
止用セルを生成する。

【００８７】具体例を図２３（ａ）を用いて説明する。
３１０１は記述より推定されたトライステートセル、３
１０２はトライステートセルにつながる出力端子、３１
０３は貫通電流防止用セルである。

【００８８】まず、仕様変更前のＨＤＬにてトライステ
ートの記述があると、貫通電流防止用セル３１０３を挿
入する。この際、貫通電流防止用セル３１０３の名称
は、トライステートセル３１０１のインスタンス名称”
A#tri”に”#spare番号”を付加した、”A#tri#spare
1”の名称にしておく。

【００８９】次に、トライステートセルの出力部にバス
ホールドが必要な仕様に変更があった場合の例を図２３
（ｂ）に示す。この場合、トライステートセル３１０１
の前に貫通電流防止用セル３１０３を挿入することによ
り、トライステートセルの出力信号の貫通電流を防止す
ることができ、仕様変更に対応できる。

【００９０】（実施の形態１３）図２４と図２５（ａ）
（ｂ）は本発明の（実施の形態１３）の論理合成方法を
示す。

【００９１】図２４は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、３３０１はトップ回路の検
出工程、３３０２はレベルシフタの挿入工程である。Ｈ
ＤＬ２０１にトップ回路がある場合、トップ回路の検出
工程３３０１によりトップ回路を抽出し、レベルシフタ
の挿入工程３３０２によりスペアセルファイル２０３と
してレベルシフタを生成する。

【００９２】具体例を図２５（ａ）を用いて説明する。
３４０１はトップ回路、３４０２は２ボルト系のブロッ
ク、３４０３は３ボルト→２ボルト変換用レベルシフタ
である。

【００９３】まず、仕様変更前のＨＤＬにてトップ回路
の記述があると、レベルシフタ３４０３を挿入してお
く。次に、駆動電圧が２ボルトから３ボルトに変更があ
った場合の例を図２５（ｂ）に示す。この場合、２ボル
ト系のブロック３４０２の前にレベルシフタ３４０３を
挿入することによりブロック３４０２を３ボルトで駆動
することができ、仕様変更に対応できる。

【００９４】（実施の形態１４）図２６と図２７（ａ）
（ｂ）は本発明の（実施の形態１４）の論理合成方法を
示す。

【００９５】図２６は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、３６０１はＦＦ検出工程、
３６０２はマルチプレクサの挿入工程である。ＨＤＬ２
０１にＦＦがある場合、ＦＦ検出工程２４０１によりＦ
Ｆを抽出し、マルチプレクサの挿入工程３６０２により
スペアセルファイル２０３としてマルチプレクサを生成
する。

【００９６】具体例を図２７（ａ）を用いて説明する。
３７０１は記述より推定されたＦＦ、３７０２はＦＦの
データ入力につながる入力端子、３７０３はマルチプレ
クサである。

【００９７】まず、仕様変更前のＨＤＬにてＦＦの記述
があると、マルチプレクサ３７０３を挿入する。この
際、マルチプレクサ３７０３の名称は、記述より推定さ
れたＦＦ３７０１のインスタンス名称”A#reg”に”#sp
are番号”を付加した、”A#reg#spare1”の名称にして
おく。

【００９８】次に、テスト容易化のためＦＦにスキャン
を入れる仕様に変更があった場合の例を図２７（ｂ）に
示す。この場合、ＦＦ３７０１のデータ入力の前にマル
チプレクサ３７０３を挿入することにより、スキャンラ
インを挿入することができ、仕様変更に対応できる。

【００９９】（実施の形態１５）図２８と図２９（ａ）
（ｂ）は本発明の（実施の形態１５）の論理合成方法を
示す。

【０１００】図２８は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、３９０１はカウンタ検出工
程、３９０２はカウントミス防止用ＦＦの挿入工程であ
る。ＨＤＬ２０１にカウンタ記述がある場合、カウンタ
検出工程３９０１によりカウンタを抽出し、カウントミ
ス防止用ＦＦの挿入工程３９０２によりスペアセルファ
イル２０３としてＦＦを生成する。

【０１０１】具体例を図２９（ａ）を用いて説明する。
４００１，４００２は記述より推定されたカウンタ入力
信号生成用のＦＦ、４００３はカウンタ本体、４００４
はカウントミス防止用のＦＦである。

【０１０２】まず、仕様変更前のＨＤＬにてカウンタの
記述があると、カウントミス防止用のＦＦ４００４を挿
入する。この際、カウントミス防止用のＦＦ４００４の
名称は、カウンタ入力信号生成用のＦＦのインスタンス
名称”A#reg”に”#spare番号”を付加した、”A#reg#s
pare1”の名称にしておく。

【０１０３】次に、カウンタにおいて不安定状態による
カウントミスの不具合が発生し、仕様変更が必要になっ
た場合の例を図２９（ｂ）に示す。この場合、カウンタ
入力信号生成用のＦＦ４００１，４００２の間にカウン
トミス防止用のＦＦ４００４を挿入することにより、カ
ウントミスを防ぐことができ、仕様変更に対応できる。

【０１０４】（実施の形態１６）図３０と図３１（ａ）
（ｂ）は本発明の（実施の形態１６）の論理合成方法を
示す。

【０１０５】図３０は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、２０１は入力のＨＤＬ、４
２０１は入出力双方向バッファ検出工程、４２０２は信
号衝突防止用ＦＦの挿入工程である。

【０１０６】ＨＤＬ２０１に入出力双方向バッファがあ
る場合、入出力双方向バッファ検出工程４２０１により
入出力双方向バッファを抽出し、信号衝突防止用ＦＦの
挿入工程４２０２によりスペアセルファイル２０３とし
てＦＦを生成する。

【０１０７】具体例を図３１（ａ）を用いて説明する。
４３０１は記述より推定された入出力双方向バッファ、
４３０２は入出力双方向バッファの出力端子につながる
ＦＦ、４３０３は信号衝突防止用ＦＦである。

【０１０８】まず、仕様変更前のＨＤＬにて入出力双方
向バッファの記述があると、信号衝突防止用ＦＦ４３０
３を挿入する。この際、信号衝突防止用ＦＦ４３０３の
名称は、入出力双方向バッファ２５０１のインスタンス
名称”A#io”に”#spare番号”を付加した、”A#io#spa
re1”の名称にしておく。

【０１０９】次に、入出力双方向バッファの出力部のバ
ス衝突を回避する仕様に変更があった場合の例を図３１
（ｂ）に示す。この場合、入出力双方向バッファ４３０
１の出力の前に信号衝突防止用ＦＦ４３０３を挿入する
ことにより、入出力双方向バッファの出力信号のバス衝
突を防止することができ、仕様変更に対応できる。

【０１１０】（実施の形態１７）図３２と図３３（ａ）
（ｂ）は本発明の（実施の形態１７）の論理合成方法を
示す。

【０１１１】図３２は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、４５０１はＦＦ検出工程、
４５０２はホールドエラー防止用遅延バッファの挿入工
程である。

【０１１２】ＨＤＬ２０１に間に論理がないＦＦの記述
がある場合、ＦＦ検出工程４５０１により間に論理のな
いＦＦのペアを抽出し、ホールドエラー防止用遅延バッ
ファの挿入工程４５０２によりスペアセルファイル２０
３として遅延バッファを生成する。

【０１１３】具体例を図３３（ａ）を用いて説明する。
４６０１、４６０２は記述より推定されたＦＦ、４３０
３はホールドエラー防止用遅延バッファである。まず、
仕様変更前のＨＤＬにてＦＦ間に論理の存在しない記述
があると、ホールドエラー防止用遅延バッファ４６０３
を挿入する。この際、ホールドエラー防止用遅延バッフ
ァ４６０３は、ＦＦ４６０１のインスタンス名称”A#re
g”に”#spare番号”を付加した、”A#reg#spare1”の
名称にしておく。

【０１１４】次に、仕様変更により、ホールドエラーが
発生し対策する必要があった場合の例を図３３（ｂ）に
示す。この場合、間に論理が存在しないＦＦのペア４６
０１，４６０２の間にホールドエラー防止用遅延バッフ
ァ４６０３を挿入することにより、ホールドエラーを防
止することができ、仕様変更に対応できる。

【０１１５】（実施の形態１８）図３４と図３５（ａ）
（ｂ）は本発明の（実施の形態１８）の論理合成方法を
示す。

【０１１６】図３４は（実施の形態１）のスペアセル決
定工程２０２の一例を示し、４８０１はＦＦ検出工程、
４８０２はＥＭＩ対策用遅延バッファの挿入工程であ
る。ＨＤＬ２０１にＦＦの記述がある場合、ＦＦ検出工
程４８０１によりＦＦを抽出し、ＥＭＩ対策用遅延バッ
ファの挿入工程４８０２によりスペアセルファイル２０
３として遅延バッファを生成する。

【０１１７】具体例を図３５（ａ）を用いて説明する。
４９０１〜４９０３は記述より推定されたＦＦ、４９０
４はＥＭＩ対策用遅延バッファである。まず、仕様変更
前のＨＤＬにてＦＦの記述があると、ＥＭＩ対策用遅延
バッファ４９０４を挿入する。この際、ＥＭＩ対策用遅
延バッファ４９０４は、ＦＦ４９０１のインスタンス名
称”A#reg1”に”#spare番号”を付加した、”A#reg1#s
pare1”の名称にしておく。

【０１１８】次に、仕様変更により、ＥＭＩが増加し対
策する必要があった場合の例を図３５（ｂ）に示す。こ
の場合、４９０１と４９０２の間のクロックラインに遅
延バッファを挿入することにより、ホールド、セットア
ップの許す限りクロックを遅延させる。これにより、ク
ロックの変化(状態の変化)が同期しないようにすること
で電流のピークを抑えてＥＭＩを削減させることがで
き、仕様変更に対応できる。

【０１１９】（実施の形態１９）図３６は本発明の（実
施の形態１９）の論理合成方法を示す。図３６は（実施
の形態１）のスペアセル決定工程２０２の一例を示し、
５１０１はCase文検出工程、５１０２はCase文用スペア
セルの挿入工程である。

【０１２０】ＨＤＬ２０１にCase文の記述がある場合、
Case文検出工程５１０１によりCase文の入力数、場合
数、出力数を抽出し、Case文用スペアセルの挿入工程５
１０２によりスペアセルファイル２０３を生成する。

【０１２１】具体例を以下に示す。Case文の入力数を
Ｌ、場合数をＭ、出力数をＮとし、それぞれに対応する
重み付け係数をＷｌ，Ｗｍ，Ｗｎとする。このときＷｌ
＊Ｌ＋Ｗｍ＊Ｍ＋Ｗｎ＊Ｎの値によってスペ
アセル数を決定する。これにより、仕様変更が多いCase
文において効率的に対応できる。

【０１２２】（実施の形態２０）図３７は本発明の（実
施の形態２０）の論理合成方法を示す。図３７は（実施
の形態１）のスペアセル決定工程２０２の一例を示し、
５２０１はＦＦ検出工程、５２０２は遅延バッファの挿
入工程、５２０３、５２０５は面積増加限度の判定工
程、５２０４はタイミング調整用ＦＦの挿入工程であ
る。

【０１２３】ＨＤＬにＦＦの記述がある場合、ＦＦ検出
工程５２０１によりＦＦを抽出し、遅延バッファの挿入
工程５２０２によりスペアセルとして遅延バッファを生
成する。次に面積増加限度判定工程５２０３により、追
加したスペアセルが設定した面積増加限度に達した場合
は処理を終了する。

【０１２４】面積増加限度に達しない場合はタイミング
調整用ＦＦの挿入工程５２０４にタイミング調整用ＦＦ
をスペアセルとして追加する。再度、面積増加限度判定
工程５２０５で追加したスペアセルが設定した面積増加
限度に達するかどうかを判定する。以下、同様に面積増
加限度に達するまでスペアセルを追加していく。

【０１２５】これにより、スペアセルの種類に優先順位
をつけることで面積増加限度内で効率的なスペアセルを
生成することができる。

【０１２６】

【発明の効果】以上のように本発明によると、変更箇所
に近いところに適切なスペアセルが配置されていた場
合、修正時に配線が容易、かつ、遅延による問題が起こ
りにくい等、タイミング・面積的に有利な結果が得られ
る。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の論理合成方法のフ
ロー図

【図２】本発明の（実施の形態２）のスペアセル決定工
程のフロー図

【図３】同実施の形態の仕様変更前後の回路の例を示す
図

【図４】本発明の（実施の形態３）のスペアセル決定工
程のフロー図

【図５】同実施の形態の仕様変更前後の回路の例を示す
図

【図６】本発明の（実施の形態４）のスペアセル決定工
程のフロー図

【図７】同実施の形態の仕様変更前後の回路の例を示す
図

【図８】本発明の（実施の形態５）のスペアセル決定工
程のフロー図

【図９】同実施の形態の仕様変更前後の回路の例を示す
図

【図１０】本発明の（実施の形態６）のスペアセル決定
工程のフロー図

【図１１】同実施の形態の仕様変更前後の回路の例を示
す図

【図１２】本発明の（実施の形態７）のスペアセル決定
工程のフロー図

【図１３】同実施の形態の仕様変更前後の回路の例を示
す図

【図１４】本発明の（実施の形態８）のスペアセル決定
工程のフロー図

【図１５】同実施の形態の仕様変更前後の回路の例を示
す図

【図１６】本発明の（実施の形態９）のスペアセル決定
工程のフロー図

【図１７】同実施の形態の仕様変更前後の回路の例を示
す図

【図１８】本発明の（実施の形態１０）のスペアセル決
定工程のフロー図

【図１９】同実施の形態の仕様変更前後の回路の例を示
す図

【図２０】本発明の（実施の形態１１）のスペアセル決
定工程のフロー図

【図２１】同実施の形態の仕様変更前後の回路の例を示
す図

【図２２】本発明の（実施の形態１２）のスペアセル決
定工程のフロー図

【図２３】同実施の形態の仕様変更前後の回路の例を示
す図

【図２４】本発明の（実施の形態１３）のスペアセル決
定工程のフロー図

【図２５】同実施の形態の仕様変更前後の回路の例を示
す図

【図２６】本発明の（実施の形態１４）のスペアセル決
定工程のフロー図

【図２７】同実施の形態の仕様変更前後の回路の例を示
す図

【図２８】本発明の（実施の形態１５）のスペアセル決
定工程のフロー図

【図２９】同実施の形態の仕様変更前後の回路の例を示
す図

【図３０】本発明の（実施の形態１６）のスペアセル決
定工程のフロー図

【図３１】同実施の形態の仕様変更前後の回路の例を示
す図

【図３２】本発明の（実施の形態１７）のスペアセル決
定工程のフロー図

【図３３】同実施の形態の仕様変更前後の回路の例を示
す図

【図３４】本発明の（実施の形態１８）のスペアセル決
定工程のフロー図

【図３５】同実施の形態の仕様変更前後の回路の例を示
す図

【図３６】本発明の（実施の形態１９）のスペアセル決
定工程のフロー図

【図３７】本発明の（実施の形態２０）のスペアセル決
定工程のフロー図

【図３８】従来例の概略図

【符号の説明】

２０１ＨＤＬ２０２スペアセル決定工程２０３スペアセルファイル２０４合成工程２０５ゲートレベルネットリスト２０６スペアセルを含むゲートレベルネットリスト２０７グループ化工程２０８グループ化されたゲートレベルネットリスト２０９全体配置工程（スペアセルを含む）３０２外部クロック検出工程３０３クロック変更用ＦＦの挿入工程３９２外部クロック検出工程３９３クロック変更用ＦＦの挿入工程４０１外部クロック４０２記述より推定されたＦＦ４０３スペアセル４９１外部クロック４９２記述より推定されたＦＦ４９３スペアセル６０１レベルアクティブラッチ検出工程６０２エッジアクティブＦＦの挿入工程７０１記述より推定されたラッチ７０２スペアセル９０１外部への出力信号検出工程９０２数種の駆動能力を持つセルの挿入工程１００１記述より推定されたバッファ１００２スペアセル１００３スペアセル１２０１外部出力検出工程１２０２タイミング調整用ＦＦの挿入工程１３０１記述より推定されたＦＦ１３０２外部端子１３０３スペアセル１５０１メモリ検出工程１５０２クロック仕様変更用ＦＦの挿入工程１６０１入力端子１６０２メモリ１６０３スペアセル１８０１メモリ検出工程１８０２タイミング調整用ＦＦの挿入工程１９０１外部端子１９０２メモリ１９０３スペアセル２１０１トライステート検出工程２１０２バスホールド用セルの挿入工程２２０１記述より推定されたトライステート２２０２外部端子２２０３スペアセル２４０１双方向セル検出工程２４０２バスホールド用セルの挿入工程２５０１記述より推定された入出力双方向バッファ２５０２双方向端子２５０３スペアセル２７０１加算器検出工程２７０２加算器高速変更用セルの挿入工程２８０１〜２８０４加算器２８０５スペアセル２９０１高速加算器３００１トライステート検出工程３００２貫通電流防止用セルの挿入工程３１０１記述より推定されたトライステート３１０２外部端子３１０３スペアセル３３０１トップ回路の検出工程３３０２レベルシフタの挿入工程３４０１トップ回路３４０２３ボルト系ブロック３４０３レベルシフタ３６０１ＦＦ検出工程３６０２マルチプレクサの挿入工程３７０１記述より推定されたＦＦ３７０２入力端子３７０３マルチプレクサ３９０１カウンタ検出工程３９０２タイミング補正用ＦＦの挿入工程４００１、４００２記述より推定されたＦＦ４００３カウンタ４００４スペアセル４２０１入出力双方向バッファ検出工程４２０２信号衝突防止用ＦＦの挿入工程４３０１記述より推定された入出力双方向バッファ４３０２記述より推定されたＦＦ４３０３スペアセル４５０１ＦＦ検出工程４５０２ホールドエラー防止用バッファの挿入工程４６０１、４６０２記述より推定されたＦＦ４６０３スペアセル４８０１ＦＦ検出工程４８０２ＥＭＩ対策用遅延バッファの挿入工程４９０１〜４９０３記述より推定されたＦＦ４９０４スペアセル５１０１ Case文検出工程５１０２ Case文用スペアセルの挿入工程５２０１ＦＦ検出工程５２０２遅延バッファの挿入工程５２０３，５２０５面積増加限度検出工程５２０４タイミング調整用ＦＦの挿入工程

───────────────────────────────────────────────────── フロントページの続き (72)発明者浜口敏文大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5B046 AA08 BA05

Claims

【特許請求の範囲】

【請求項１】スペアセルを含むＨＤＬを入力として、目
的機能のゲートレベルネットリストとして生成し、前記
目的機能の仕様変更時には前記ゲートレベルネットリス
ト中のスペアセルを使用し所望する論理を再構築するに
際し、前記目的機能の仕様変更前にスペアセルが必要となる可
能性の高い特定ＨＤＬ記述部分を特定しスペアセルの種
類を決定しておくスペアセル決定工程と、前記スペアセル決定工程により生成されたスペアセルを
前記特定ＨＤＬ記述部分に対応させて配置してレイアウ
トするスペアセル配置工程とを持つことを特徴とする論
理合成方法。
【請求項２】前記スペアセル決定工程は、スペアセルの
ネットリスト上でのインスタンス名称は、関連のあるイ
ンスタンスのインスタンス名称から言及できる名前を付
けることを特徴とする請求項１に記載の論理合成方法。
【請求項３】前記スペアセル決定工程は、階層の境界
に、境界のインターフェースに関する仕様変更に対応す
るためのセルをスペアセルとして含ませることを特徴と
する請求項１に記載の論理合成方法。
【請求項４】前記スペアセル決定工程は、外部クロック
信号入力部にクロックに関する仕様変更に対応するため
のＤ型フリップフロップセルをスペアセルとして含ませ
ることを特徴とする請求項１に記載の論理合成方法。
【請求項５】前記スペアセル決定工程は、クロック信号
をレベルアクティブからエッジアクティブに変更するた
めのＤ型フリップフロップセルをスペアセルとして含ま
せることを特徴とする請求項１に記載の論理合成方法。
【請求項６】前記スペアセル決定工程は、外部への出力
信号部に外部とのインターフェースに関する仕様変更に
対応するための数種の駆動能力をもつセルをスペアセル
として含ませることを特徴とする請求項１に記載の論理
合成方法。
【請求項７】前記スペアセル決定工程は、外部への出力
信号を１クロック遅らせるなどのタイミング変更に対応
するためのＤ型フリップフロップセルをスペアセルとし
て含ませることを特徴とする請求項１に記載の論理合成
方法。
【請求項８】前記スペアセル決定工程は、メモリ用のク
ロック信号入力部にクロックに関する仕様変更に対応す
るためのＤ型フリップフロップセルをスペアセルとして
含ませることを特徴とする請求項１に記載の論理合成方
法。
【請求項９】前記スペアセル決定工程は、メモリの出力
信号部にタイミング仕様変更に対応するためのＤ型フリ
ップフロップセルをスペアセルとして含ませることを特
徴とする請求項１に記載の論理合成方法。
【請求項１０】前記スペアセル決定工程は、トライステ
ートの出力周辺にバスホルダー用のセルをスペアセルと
して含ませることを特徴とする請求項１に記載の論理合
成方法。
【請求項１１】前記スペアセル決定工程は、双方向出力
周辺にバスホルダー用のセルをスペアセルとして含ませ
ることを特徴とする請求項１に記載の論理合成方法。
【請求項１２】前記スペアセル決定工程は、いくつかの
低速演算器周辺に高速演算器変換用のセルをスペアセル
として含ませることを特徴とする請求項１に記載の論理
合成方法。
【請求項１３】前記スペアセル決定工程は、トライステ
ートの出力周辺に貫通電流防止用セルをスペアセルとし
て含ませることを特徴とする請求項１に記載の論理合成
方法。
【請求項１４】前記スペアセル決定工程は、駆動電圧変
更用のレベルシフタをスペアセルとして含ませることを
特徴とする請求項１に記載の論理合成方法。
【請求項１５】前記スペアセル決定工程は、スキャン設
計への変更用のマルチプレクサをスペアセルとして含ま
せることを特徴とする請求項１に記載の論理合成方法。
【請求項１６】前記スペアセル決定工程は、カウンタ周
辺にカウントミス防止用セルをスペアセルとして含ませ
ることを特徴とする請求項１に記載の論理合成方法。
【請求項１７】前記スペアセル決定工程は、バス端子周
辺に信号衝突防止用セルをスペアセルとして含ませるこ
とを特徴とする請求項１に記載の論理合成方法。
【請求項１８】前記スペアセル決定工程は、ＦＦ周辺に
ホールドエラー改善用の遅延バッファをスペアセルとし
て含ませることを特徴とする請求項１に記載の論理合成
方法。
【請求項１９】前記スペアセル決定工程は、ＦＦ周辺に
ＥＭＩ改善用の遅延バッファをスペアセルとして含ませ
ることを特徴とする請求項１に記載の論理合成方法。
【請求項２０】前記スペアセル決定工程は、ＨＤＬ記述
のCase文の入力数、場合数、出力数に応じてスペアセル
の数を増減することを特徴とする請求項１に記載の論理
合成方法。
【請求項２１】前記スペアセル決定工程は、含ませるべ
きスペアセルに優先順位をつけることを特徴とする請求
項１に記載の論理合成方法。