JP7335535B2

JP7335535B2 - ハードウエアトロイ検出装置及びハードウエアトロイ検出用プログラム

Info

Publication number: JP7335535B2
Application number: JP2022109202A
Authority: JP
Inventors: 真一永田
Original assignee: Toshiba Information Systems Japan Corp
Current assignee: Toshiba Information Systems Japan Corp
Priority date: 2022-02-10
Filing date: 2022-07-06
Publication date: 2023-08-30
Anticipated expiration: 2042-07-06
Also published as: JP2023117352A

Description

この発明は、ハードウエアトロイ検出装置及びハードウエアトロイ検出用プログラムに関するものである。

半導体集積回路の設計においては、半導体集積回路を構成する設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述を作成し、これを用いるのが通例である。例えば特許文献１においては、設計対象とする回路の機能をハードウエア記述言語（ＨＤＬ）によって記述し、機能シミュレーションによって検証し、論理合成システムと呼ばれるツールによって、ＨＤＬ記述からゲートアレイ、スタンダードセルなどのテクノロジに依存した論理回路を自動生成することが一般的になっている旨、述べられている。

また、特許文献２には、プリプロセッサ制御ファイルに基づいて、第１のハードウエア記述言語と第２のハードウエア記述言語が混在する第１の回路記述ファイルの処理を行い、前記第１の回路記述ファイルにおける第１のハードウエア記述言語で記述された少なくとも一部を第２のハードウエア記述言語に変換して第２の回路記述ファイルを生成し、出力することが開示されている。これによって、作業時間を短縮し、且つ人手の介在によるバグの混入を避けることができ、検証作業にかける時間も不要になる、としている。

更に、特許文献３には、レジスタ転送レベルの回路情報を記したＨＤＬ記述を用いた論理回路設計支援方法が示されている。この方法では、前記第１のＨＤＬ記述を入力する
ＨＤＬ記述入力工程、前記回路情報から機能部品の種類や接続関係を解析する回路構造解析工程、前記回路構造解析工程における解析結果を基に指定の論理合成ツールに対する合成指示を生成する合成指示生成工程、人手により合成指示の採用決定および追加入力を行ない決定された合成指示を前記第１のＨＤＬ記述内の記述箇所と対応付けを行なう合成指示設定工程、前記第１のＨＤＬ記述に前記合成指示を追加した第２のＨＤＬ記述を出力する合成指示付ＨＤＬ記述出力工程を含むものである。

上記によって、出力された合成指示付ＨＤＬ記述は流用設計への展開が容易となり、このＨＤＬ記述を使用する他の品種の設計も効率化することが可能となる、としている。

更に、特許文献４には、半導体集積回路の設計では、既に検証済みの設計資産の有効活用を図るために、予めセルライブラリで定義された論理ゲート、アンプ、機能モジュール等の多数の基本セルを設計部品として用いることが開示されている。従来、基本セルとして定義されている回路の性質は、トランジスタサイズ、ＣＭＯＳ回路におけるｐチャネル型とｎチャネル型との間のＭＯＳトランジスタサイズ比、回路パターン形状などを具体的に数値で定義しているとしている。

上記のように回路設計のために様々な工夫がなされ、設計の効率化が見られる。ところで、このような論理合成まで進む過程でハードウエアトロイが入れ込まれることがあり、論理合成の結果得られたゲートネットを見てもハードウエアトロイを検出することは困難である。

本願の発明者らは、特許文献５に示されるように検査対象のネットリストに含まれる全論理セルの論理式による演算を行って全論理セルの入出力値の更新を行う入出力更新手段、更新された入出力値が閾値との比較結果に基づきハードウエアトロイの検出を行う検出手段、全論理セルの入出力のネットに初期値としてパラメータを設定するパラメータ設定手段、をプログラムにより実現した。入出力更新手段では、設定された前記パラメータを用いた演算を論理セルの全てについて所定回クール行って入力値と出力値の更新を行い、検出手段では、演算を所定回クール行ったときに得られたいずれかの論理セルの出力値に基づきハードウエアトロイの検出を行う。

特開２０００－３４８０８６号公報特開２００４－３０３０２２号公報特開２００７－１０２６３１号公報特開２００３－０３６２８０号公報特開２０２２－００７２０２号公報

しかしながら、上記のハードウエアトロイ検出の手法は、演算が必要であり、回路規模が大きくなるに従って演算量が多くなり検出に時間を要するものとなる。
本発明はこのようなハードウエアトロイ検出の現状に鑑みてなされたもので、その目的は、簡単なアルゴリズムによってハードウエアトロイ検出が可能なハードウエアトロイ検出装置及びハードウエアトロイ検出用プログラムを提供することである。

本発明の実施形態に係るハードウエアトロイ検出装置は、設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述と、論理合成に使用する複数のセルのそれぞれのセル名称に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されたプリミティブセルライブラリのセル情報と、合成する回路の扱いに関する制御情報である合成スクリプトとを入力として、論理合成を行いゲートネットを得る論理合成手段を具備し、前記プリミティブセルライブラリは、ハードウエアトロイ検出用のセル情報を含んでいることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置では、前記ハードウエアトロイ検出用のセル情報は、通常のプリミティブセルライブラリには入れられていないセルに関するセル情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置では、前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路のセル情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置では、前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路よりトリガを受けるペイロードの回路の情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置では、前記ハードウエアトロイ検出用のセル情報は、前記論理合成手段が当該セルを論理合成に採用する確率を上昇させるためにサイズ情報と遅延情報の少なくとも一方を調整したものとなっていることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置では、前記論理合成手段は、コンピュータのプロセッサがプログラムを用いて実現するものであり、前記プリミティブセルライブラリは、前記コンピュータの記憶装置に記憶されていることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出用プログラムは、論理合成に使用する複数のセルのそれぞれのセル名称に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されたプリミティブセルライブラリであって、ハードウエアトロイ検出用のセル情報を含んでいる記憶装置を備えるコンピュータを、設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述と、前記プリミティブセルライブラリのセル情報と、合成する回路の扱いに関する制御情報である合成スクリプトとを入力として、論理合成を行いゲートネットを得る論理合成手段として機能させることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出用プログラムでは、前記ハードウエアトロイ検出用のセル情報は、通常のプリミティブセルライブラリには入れられていないセルに関するセル情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出用プログラムでは、前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路のセル情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出用プログラムでは、前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路よりトリガを受けるペイロードの回路の情報であることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出用プログラムでは、前記ハードウエアトロイ検出用のセル情報は、前記論理合成手段が当該セルを論理合成に採用する確率を上昇させるためにサイズ情報と遅延情報の少なくとも一方を調整したものとなっていることを特徴とする。

本発明の実施形態に係るハードウエアトロイ検出装置を実現するコンピュータの構成ブロック図。本発明の実施形態に係るハードウエアトロイ検出装置のブロック図。本発明の実施形態に係るハードウエアトロイ検出装置で用いられるプリミティブセルライブラリに含まれるハードウエアトロイ検出用のセルのいくつかの例を示す図。本発明の実施形態で用いられるプリミティブセルライブラリの内容の一部をＨＤＬによって記述した図。本発明の実施形態で用いられるプリミティブセルライブラリに含まれるインバータの論理回路図。図５のインバータの遅延情報を説明するタイミングチャート。本発明の実施形態で用いられる合成スクリプトの一例を示す図。ハードウエアトロイ検出用のプリミティブセルを使って論理合成した結果であるゲートネットの一部を示す図。ハードウエアトロイ検出用のセル情報が含まれないプリミティブセルを使って論理合成した結果であるゲートネットの一部を示す図。ハードウエアトロイ検出用の３２入力１出力のＡＮＤゲートと、４入力１出力の通常のＡＮＤゲートを１０個と２入力１出力の通常のＡＮＤゲートを１個用いて上記３２入力１出力のＡＮＤゲートを実現した論理回路図。

以下添付図面を参照して本発明に係るハードウエアトロイ検出装置及びハードウエアトロイ検出用プログラムの実施形態を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。本発明の実施形態に係るハードウエアトロイ検出装置は、例えばパーソナルコンピュータやワークステーションなどのコンピュータにより実現することができる。

図１は、コンピュータの構成ブロック図である。コンピュータは、ＣＰＵ１０が主メモリ１１内のプログラムやデータを用いて各部を制御してハードウエアトロイ検出装置として機能する。ＣＰＵ１０はバス１２を介して外部記憶インタフェース１３、入力インタフェース１４、表示インタフェース１５、通信インタフェース１６が接続されている。

外部記憶インタフェース１３には、外部記憶装置２３が接続され、入力インタフェース１４には、キーボードやタッチパネルなどの入力装置２４とマウスなどのポインティングデバイス２２が接続されている。また、表示インタフェース１５には、ＬＣＤなどの表示装置２５が接続されており、画像を表示することが可能である。通信インタフェース１６は通信ネットワークへ繋がる回線２６が接続されており、他のコンピュータ等と通信することが可能である。

本実施形態では、外部記憶装置２３には、論理合成手段５０と、プリミティブセルライブラリ６０とが記憶されている。論理合成手段５０は、プログラムであり、設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述と、プリミティブセルライブラリ６０のセル情報と、合成する回路の扱いに関する制御情報である合成スクリプトとを入力として、論理合成を行い、ゲートネットを得る。従って、論理合成手段５０を１つのブロックとして表現すると、図２に示すようにＨＤＬ記述とプリミティブセルライブラリ６０のセル情報とを入力とし、ゲートネットを出力する構成を有したものである。上記設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述、合成する回路の扱いに関する制御情報である合成スクリプトは、入力装置２４から入力して外部記憶装置２３へ記憶しておくことができ、また、通信インタフェース１６を介して取り込み、外部記憶装置２３へ記憶しておくことができる。

上記プリミティブセルライブラリ６０は、論理合成に使用する複数のセルのそれぞれのセル名称に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されたセル情報であり、本実施形態では、ハードウエアトロイ検出用のセル情報を含んでいる。

上記論理合成手段５０に入力される設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述は、設計対象のＲＴＬ論理回路の設計仕様書に従って設計担当者がＶｅｒｉｌｏｇやＳｙｓｔｅｍＶｅｒｉｌｏｇというハードウエア記述言語ＨＤＬを用いて実現する機能を記述したものである。また、上記設計担当者が作成したＨＤＬ記述をシミュレーションして得たテストベクタと、上記設計担当者が作成したＨＤＬ記述とを、機能検証用のシミュレータに入力してシミュレーションを行い、検証済みのＨＤＬとしたものであっても良い。

上記プリミティブセルライブラリ６０は、ハードウエアトロイ検出用のセル情報を含むものであり、図３（ａ）に示すセル名がＴＲＯＪＴＲＩＧＧＥＲ１である３２入力のＡＮＤゲート、図３（ｂ）に示すセル名がＴＲＯＪＴＲＩＧＧＥＲ２であるＮＡＮＤゲート、図３（ｃ）に示すセル名がＴＲＯＪＴＲＩＧＧＥＲ３であるＯＲゲート、図３（ｄ）に示すセル名がＴＲＯＪＴＲＩＧＧＥＲ４であるＮＯＲゲート、図３（ｅ）に示すセル名がＴＲＯＪＰＡＹＬＯＡＤ１であるマルチプレクサとＮＡＮＤゲートにより構成されるペイロードの回路が例示されている。この図３には記載されていないが、各セル名に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されている。また、図３（ａ）～図３（ｄ）は、トリガを作成する回路のセル情報である。

プリミティブセルライブラリ６０には、通常で入れられていないセルに関するセル情報であるハードウエアトロイ検出用のセル情報が含まれている。プリミティブセルライブラリ６０に含まれる上記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路のセル情報である。ここに、「通常用いられない入力信号数」とは、設計対象となるＲＴＬ論理回路（ツールベンダにより提供されたＲＴＬ記述に含まれている論理回路）において用いられている入力信号数より大きな入力信号数を指すものとする。ただし、実際上は、設計対象となるＲＴＬ論理回路において用いられている入力信号数の４倍以上を採用することができ、後に述べる例の論理回路は３２入力であるので、設計対象となるＲＴＬ論理回路において用いられている入力信号数（２）の１６倍としたものを採用している。

図３は、プリミティブセルライブラリ６０の内容の一部を論理回路記号を用いて表記したものであるが、実際には図４に示すようにＨＤＬによって記述される。図４の左側に示すＨＤＬ記述に対し、その内容説明を矢印の先である図４の右側に記載してある。このＨＤＬ記述に基づいて論理合成手段５０は、論理合成の際に、どのセルを採用するのかを決定するものである。そのため、ハードウエアトロイ検出用のセル情報は、上記論理合成手段５０が当該セルを論理合成に採用する確率を上昇させるためにサイズ情報と遅延情報の少なくとも一方を調整したものとすることができる。つまり、サイズ情報（面積情報）を小さい値にし、遅延情報（遅延時間）を小さい値にすることができる。ここで、「小さい値」については、次のように規定することができる。

サイズ情報（面積情報）を小さい値にし、及びまたは、遅延情報（遅延時間）を小さい値にすることによって、論理合成手段５０が当該セルを論理合成に採用する確率を上昇させることができる。ここに「小さい値」とは、設計対象となるＲＴＬ論理回路（ツールベンダにより提供されたＲＴＬ記述に含まれている論理回路）において用いられているサイズ情報（面積情報）や遅延情報（遅延時間）より小さな値を指すものとする。ただし、実際上は、設計対象となるＲＴＬ論理回路において用いられているサイズ情報（面積情報）や遅延情報（遅延時間）の１／２以下を採用することができる。

図４のＨＤＬ記述に対応するセルは図５に示すインバータであり、遅延情報を図に示すと図６の如くなる。遅延情報においては、立ち上がり遅延、立下り遅延、立ち上がりトランジション、立下りトランジションのいずれもが１ｎｓとなっている。

上記の合成スクリプトは、図７に示すようにＨＤＬによって記述される。図７の左側に示すＨＤＬ記述に対し、その内容説明を矢印で示す図７の右側に記載してある。

以上のように構成された本実施形態のハードウエアトロイ検出装置を用いてハードウエアトロイのベンチマーク回路を掲載しているＴｒｕｓｔ－ＨＵＢ（ｈｔｔｐｓ：／／ｔｒｕｓｔ－ｈｕｂ．ｏｒｇ／＃／ｂｅｎｃｈｍａｒｋｓ／ｃｈｉｐ－ｌｅｖｅｌ－ｔｒｏｊａｎ）から、トロイ入りのＲＴＬ（ＢａｓｉｃＲＳＡ－Ｔ１００）をダウンロードして、ハードウエアトロイ検出用のプリミティブセル（ＴＲＯＪＡＮＴＲＩＧＧＥＲ１）を使って論理合成した結果であるゲートネットの一部を図８に示す。

即ち、図８のゲートネットの記述内に枠線Ｄにより囲われたハードウエアトロイ検出用のセル情報により論理合成された部分が生じ、ハードウエアトロイのトリガ回路と疑う部分を特定することができた。つまり、ハードウエアトロイ検出用のセル情報であるセル名称を検出して、ハードウエアトロイの回路と疑う部分を特定することができる。

一方、ハードウエアトロイ検出用のセル情報が含まれないプリミティブセルライブラリを用いて論理合成を行った結果のゲートネットの一部を図９に示す。この結果では、４入力のＡＮＤゲートが１０個使用された枠線ＮＤにより囲われた部分を、異常に入力端子数が多いなどの特徴を設計者等が見つけ出す必要があり、ハードウエアトロイ検出が困難である。つまり、ハードウエアトロイ検出用のセル情報であるセル名称を検出して、ハードウエアトロイの回路と疑う部分を特定することができない。

上記図８の例は、図１０（ａ）に示すようなハードウエアトロイ検出用の３２入力１出力のＡＮＤゲートのセル情報が含まれているプリミティブセルライブラリが用いられ、論理合成手段５０によって上記ＡＮＤゲートのセル情報が採用されることによって出力される。一方、図９の例は、図１０（ａ）に示すようなハードウエアトロイ検出用の３２入力１出力のＡＮＤゲートのセル情報が含まれていないプリミティブセルライブラリが用いられ、図１０（ｂ）に示されるように４入力１出力の通常のＡＮＤゲートを１０個と２入力１出力の通常のＡＮＤゲートを１個用いて、図１０（ａ）に示すような３２入力１出力のＡＮＤゲートに対応するトリガ回路が実現されることを示したものである。ただし、論理合成でセルを選択する基準として、サイズ情報が小さい値のもの、遅延情報（遅延時間）が小さい値のものであることが必要である。このため、例えば、図１０（ｂ）の４入力１出力の通常のＡＮＤゲートのサイズを２とし、２入力１出力の通常のＡＮＤゲートのサイズを１とすると、図１０（ｂ）の回路全体ではサイズは２１となる。そこで、図１０（ａ）に示すようなハードウエアトロイ検出用の３２入力１出力のＡＮＤゲートのサイズを２１より小さくすることで、ハードウエアトロイ検出用の３２入力１出力のＡＮＤゲートセルが採用されるようにしておく。

なお、上記図３に示したハードウエアトロイ検出用のセルは一例であり、これ以外のセルであっても良い。例えば、ＥＸ－ＯＲ回路やフリップフロップやセレクタなどであり、通常用いられない入力信号数の入力端子を有する論理ゲートであっても良い。

１０ＣＰＵ
１１主メモリ
１２バス
１３外部記憶インタフェース
１４入力インタフェース
１５表示インタフェース
１６通信インタフェース
２２ポインティングデバイス
２３外部記憶装置
２４入力装置
２５表示装置
２６回線
５０論理合成手段
６０プリミティブセルライブラリ

Claims

設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述と、論理合成に使用する複数のセルのそれぞれのセル名称に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されたプリミティブセルライブラリのセル情報と、合成する回路の扱いに関する制御情報である合成スクリプトとを入力として、論理合成を行いゲートネットを得る論理合成手段を具備し、
前記プリミティブセルライブラリは、ハードウエアトロイ検出用のセル情報を含んでいることを特徴とするハードウエアトロイ検出装置。
前記ハードウエアトロイ検出用のセル情報は、通常のプリミティブセルライブラリには入れられていないセルに関するセル情報であることを特徴とする請求項１に記載のハードウエアトロイ検出装置。
前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路のセル情報であることを特徴とする請求項１または２に記載のハードウエアトロイ検出装置。
前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路よりトリガを受けるペイロードの回路の情報であることを特徴とする請求項３に記載のハードウエアトロイ検出装置。
前記ハードウエアトロイ検出用のセル情報は、前記論理合成手段が当該セルを論理合成に採用する確率を上昇させるためにサイズ情報と遅延情報の少なくとも一方を調整したものとなっていることを特徴とする請求項３に記載のハードウエアトロイ検出装置。
前記論理合成手段は、コンピュータのプロセッサがプログラムを用いて実現するものであり、
前記プリミティブセルライブラリは、前記コンピュータの記憶装置に記憶されていることを特徴とする請求項１に記載のハードウエアトロイ検出装置。
論理合成に使用する複数のセルのそれぞれのセル名称に対応して、機能情報、サイズ情報、遅延情報を含むセル情報が記憶されたプリミティブセルライブラリであって、ハードウエアトロイ検出用のセル情報を含んでいる記憶装置を備えるコンピュータを、
設計対象のＲＴＬ論理回路の機能を記述したＨＤＬ記述と、前記プリミティブセルライブラリのセル情報と、合成する回路の扱いに関する制御情報である合成スクリプトとを入力として、論理合成を行いゲートネットを得る論理合成手段として機能させることを特徴とするハードウエアトロイ検出用プログラム。
前記ハードウエアトロイ検出用のセル情報は、通常のプリミティブセルライブラリには入れられていないセルに関するセル情報であることを特徴とする請求項７に記載のハードウエアトロイ検出用プログラム。
前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路のセル情報であることを特徴とする請求項７または８に記載のハードウエアトロイ検出用プログラム。
前記ハードウエアトロイ検出用のセル情報は、通常用いられない入力信号数の入力端子を有する論理ゲートによりトリガを作成する回路よりトリガを受けるペイロードの回路の情報であることを特徴とする請求項９に記載のハードウエアトロイ検出用プログラム。
前記ハードウエアトロイ検出用のセル情報は、前記論理合成手段が当該セルを論理合成に採用する確率を上昇させるためにサイズ情報と遅延情報の少なくとも一方を調整したものとなっていることを特徴とする請求項９に記載のハードウエアトロイ検出用プログラム。