JP2002139548A - テストポイント挿入方法 - Google Patents

Abstract

(57)【要約】 【課題】 テストポイントの挿入に伴い回路ブロック内
の配置の状態が変わることによって生じる影響を抑制す
る。 【解決手段】 複数のテストポイント構成要素１０１が
あらかじめ組み込まれたネットリスト１０２に従って自
動配置配線（ＳＴ１０３−ＳＴ１０６）を行った後に、
選択した一のテストポイント構成要素を一の候補ノード
に接続する（ＳＴ１０８−ＳＴ１１２）。したがって、
テストポイントを挿入する前後において回路ブロック内
の配置の状態が変わることがない。すなわち、回路ブロ
ック内の配置の状態を変えることなくテストポイントを
挿入することができる。これにより、回路ブロック内の
配置の状態が変わることによって生じる影響（思った以
上に遅延が発生してパスの遅延時間制約を満足できなく
なる、配線のひき回しが長くなる、配置配線の状態が悪
化するなど）を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テストポイント
挿入方法に関し、さらに詳しくは、回路の故障検出率を
向上させるためのテストポイント挿入方法に関する。

【０００２】

【従来の技術】特開平９−１８９７４８号公報には、回
路構成が複雑なためにスキャン時に多数のテストパター
ンを必要とする回路に、テストポイントを挿入する技術
が開示されている。テストポイントを挿入することによ
って特定のノードの値を確定し、少ないテストパターン
数で故障検出率を上げることができる。

【０００３】また、特開平９−１８９７４８号公報に
は、回路のあるノードの最大遅延の大まかな値が所定の
しきい値以下の場合に、そのノードにテストポイントを
挿入するという技術が開示されている。これによれば、
回路規模の増加を押さえながら故障検出率を上げること
ができる。

【０００４】

【発明が解決しようとする課題】しかし、上述したよう
な従来の方法では、配置配線の状態を考慮できないた
め、テストポイントの挿入によって配置配線の状態が変
わることがある。微細化の進んだ今日では、配置配線の
状態が変わることによって、思った以上に遅延が発生し
てパスの遅延時間制約を満足できなくなる、配線のひき
回しが長くなる、配置配線の状態が悪化するなどの影響
が生じる。

【０００５】この発明は上記のような問題を解決するた
めになされたものであり、その目的は、配置配線の状態
の変化による影響を抑制することができるテストポイン
ト挿入方法を提供することである。

【０００６】

【課題を解決するための手段】この発明の１つの局面に
従うと、テストポイント挿入方法は、第１のステップ
と、第２のステップと、第３のステップと、第４のステ
ップと、第５のステップとを備える。

【０００７】第１のステップでは、複数のテストポイン
ト構成要素を、ある回路のネットリストに組み込む。複
数のテストポイント構成要素の各々は、回路内のノード
に接続されたときには当該ノードのテスト容易性（可制
御性または可観測性）を向上させることができるもので
ある。第２のステップでは、複数のテストポイント構成
要素が組み込まれたネットリストに従って、回路の自動
配置配線を行う。第３のステップでは、回路内のノード
のうちテストポイントを挿入すべき候補ノードを少なく
とも一つ抽出する。第４のステップでは、まず、第３の
ステップによって抽出された候補ノードのうちの一の候
補ノードに対して、第２のステップによって自動配置配
線が行われた後の複数のテストポイント構成要素の中か
ら一のテストポイント構成要素を選択する。次いで、選
択したテストポイント構成要素を、上記一の候補ノード
のテスト容易性を向上させるように、上記一の候補ノー
ドに接続する。

【０００８】上記テストポイント挿入方法においては、
複数のテストポイント構成要素があらかじめ組み込まれ
たネットリストに従って自動配置配線を行った後に、選
択した一のテストポイント構成要素を一の候補ノードに
接続する。このようにして一の候補ノードにテストポイ
ントを挿入する。テストポイントを挿入することによっ
て一の候補ノードのテスト容易性を向上させることがで
きる。これにより、回路の故障検出率を向上させること
ができる。

【０００９】以上のように、上記テストポイント挿入方
法では、テストポイントを挿入する前後において回路内
の配置の状態が変わることがない。すなわち、回路内の
配置の状態を変えることなくテストポイントを挿入する
ことができる。これにより、回路内の配置の状態が変わ
ることによって生じる影響（思った以上に遅延が発生し
てパスの遅延時間制約を満足できなくなる、配線のひき
回しが長くなる、配置配線の状態が悪化するなど）を抑
制することができる。

【００１０】好ましくは、上記第４のステップでは、複
数のテストポイント構成要素のうち、上記一の候補ノー
ドの近傍にあるテストポイント構成要素を選択する。

【００１１】上記テストポイント挿入方法によれば、一
の候補ノードと当該一の候補ノードに対して選択された
一のテストポイント構成要素との間の配線を短くするこ
とができる。これにより、上述した回路内の配置の状態
が変わることによって生じる影響をさらに抑制すること
ができる。

【００１２】好ましくは、上記第４のステップではさら
に、上記一の候補ノードと上記一の候補ノードの近傍に
あるテストポイント構成要素との距離を算出し、算出し
た距離が所定の値以上であるときは、上記一の候補ノー
ドを、第３のステップによって抽出された候補ノードか
ら削除する。

【００１３】好ましくは、上記第２のステップではさら
に、自動配置配線が行われた後の回路が遅延時間制約を
満足するようにタイミング最適化処理を行う。

【００１４】好ましくは、上記回路は、スキャン設計さ
れたものである。また、上記複数のテストポイント構成
要素の各々は、フリップフロップを含む。そして、上記
第１のステップではさらに、複数のテストポイント構成
要素の各々に含まれるフリップフロップをスキャン動作
が可能になるように変更して上記回路のスキャン経路に
接続する。さらに、第４のステップでは、一の候補ノー
ドの値を選択された一のテストポイント構成要素に含ま
れるフリップフロップの出力の値に設定することができ
るように、選択された一のテストポイント構成要素を一
の候補ノードに接続する。

【００１５】好ましくは、上記第１のステップでは、複
数のテストポイント構成要素の各々に含まれるフリップ
フロップを、上記回路に与えられるクロック信号に接続
する。また、上記第２のステップではさらに、複数のテ
ストポイント構成要素の各々に含まれるフリップフロッ
プおよび上記回路に与えられるクロック信号に対してク
ロックスキュー低減処理を施す。

【００１６】好ましくは、上記テストポイント挿入方法
はさらに、第５のステップと、第６のステップとを備え
る。第５のステップでは、第４のステップによってテス
トポイントが挿入されたノードを含んだ信号経路の遅延
時間を算出し、算出した遅延時間が、当該信号経路に対
して与えられている遅延時間制約を満足しているかどう
かを判断する。第６のステップでは、第５のステップに
よって遅延時間制約を満足していないと判断されたと
き、選択した一のテストポイント構成要素および上記一
の候補ノードの状態を、第４のステップにおける処理が
行われる前の状態に戻し、かつ、上記一の候補ノード
を、第３のステップによって抽出された候補ノードから
削除する。そして、上記テストポイント挿入方法では、
第４のステップから第６のステップにおける処理を、テ
ストポイントを挿入すべき候補ノードまたは選択すべき
テストポイント構成要素がなくなるまで繰り返す。

【００１７】好ましくは、上記テストポイント挿入方法
はさらに、第５のステップと、第６のステップと、第７
のステップとを備える。第５のステップでは、第４のス
テップによってテストポイントが挿入されたノードを含
んだ信号経路の遅延時間を算出し、算出した遅延時間
が、当該信号経路に対して与えられている遅延時間制約
を満足しているかどうかを判断する。第６のステップで
は、第５のステップによって遅延時間制約を満足してい
ないと判断されたとき、上記信号経路に対してタイミン
グ最適化処理を施せば上記信号経路の遅延時間が遅延時
間制約を満足するようにすることができるか否かを判断
する。第７のステップでは、第６のステップによって遅
延時間制約を満足するようにすることができると判断さ
れたときは、上記信号経路に対してタイミング最適化処
理を施す。一方、遅延時間制約を満足するようにするこ
とができないと判断されたときは、選択した一のテスト
ポイント構成要素および上記一の候補ノードの状態を、
第４のステップにおける処理が行われる前の状態に戻
し、かつ、上記一の候補ノードを、第３のステップによ
って抽出された候補ノードから削除する。そして、上記
テストポイント挿入方法では、第４のステップから第７
のステップにおける処理を、テストポイントを挿入すべ
き候補ノードまたは選択すべきテストポイント構成要素
がなくなるまで繰り返す。

【００１８】好ましくは、上記テストポイント挿入方法
では、第４のステップにおける処理を、テストポイント
を挿入すべき候補ノードまたは選択すべきテストポイン
ト構成要素がなくなるまで繰り返す。そして、上記テス
トポイント挿入方法はさらに、第５のステップと、第６
のステップとを備える。第５のステップでは、第４のス
テップによってテストポイントが挿入された候補ノード
を含んだ信号経路の遅延時間を算出し、算出した遅延時
間が、当該信号経路に与えられている遅延時間制約を満
足しているかどうかを判断する。第６のステップでは、
第５のステップによって遅延時間制約を満足していない
と判断された候補ノードおよび当該候補ノードに対応し
て選択されたテストポイント構成要素の状態を、第４の
ステップにおける処理が行われる前の状態に戻す。

【００１９】この発明のもう１つの局面に従うと、テス
トポイント挿入方法は、回路内のあるノードに、当該ノ
ードのテスト容易性（可制御性または可観測性）を向上
させるテストポイントを挿入する方法であって、第１の
ステップと、第２のステップと、第３のステップと、第
４のステップとを備える。

【００２０】第１のステップでは、ある回路の自動配置
配線を、当該回路のネットリストに従って行う。第２の
ステップでは、上記回路内のノードのうちテストポイン
トを挿入すべき候補ノードを少なくとも１つ抽出する。
第３のステップでは、第１のステップによって自動配置
配線が行われた後の上記回路のうち、所定の部分を少な
くとも１つ抽出する。所定の部分とは、第１のフリップ
フロップと、第２のフリップフロップとを含む部分であ
る。第１のフリップフロップは、その出力の値を外部か
ら設定することができる。第２のフリップフロップは、
第１のフリップフロップの出力を、直接または組み合わ
せ回路を介して、入力に受ける。さらに、所定の部分
は、第２のステップによって抽出された候補ノードの値
を第１のフリップフロップの出力の値に設定するセレク
タを設けたとしても第１のフリップフロップの出力から
第２のフリップフロップの入力までの信号経路の遅延に
影響を及ぼさないであろう部分である。第４のステップ
では、まず、第２のステップによって抽出された候補ノ
ードのうちの一の候補ノードに対して、第３のステップ
によって抽出された部分の中から一の部分を選択し、か
つ、セレクタを上記回路に追加する。セレクタは、上記
一の候補ノードの値を、選択した一の部分に含まれる第
１のフリップフロップの出力の値に設定する。

【００２１】上記テストポイント挿入方法においては、
所定の部分とセレクタとを用いて一の候補ノードにテス
トポイントが挿入される。所定の部分は、テストポイン
トを挿入するために新たに追加されたものではなく、も
ともと回路を構成している部分である。したがって、テ
ストポイントを挿入するために新たに追加する回路はセ
レクタだけである。このように、もともと回路を構成し
ている部分（所定の部分）を使用するため、テストポイ
ントを挿入するために新たに追加する回路量を少なくす
ることができる。また、テストポイントを挿入するため
に新たに追加する回路はセレクタだけであるため、第１
のフリップフロップの出力から第２のフリップフロップ
の入力までの信号経路の遅延時間の増加量を小さくする
ことができる。

【００２２】好ましくは、上記第３のステップによって
抽出される部分は、第１のフリップフロップおよび第２
のフリップフロップでシフトレジスタが構成されている
部分を含む。

【００２３】上記テストポイント挿入方法においては、
第２のフリップフロップは、第１のフリップフロップの
出力を、直接、入力に受ける。したがって、第２のステ
ップによって抽出された候補ノードの値を第１のフリッ
プフロップの出力の値に設定するセレクタを設けたとし
ても第１のフリップフロップの出力から第２のフリップ
フロップの入力までの信号経路の遅延に影響を及ぼさな
い。

【００２４】好ましくは、上記第３のステップによって
抽出される部分は、第１のフリップフロップの出力と第
２のフリップフロップの入力との間に１つのインバータ
または１つのバッファが設けられている部分を含む。

【００２５】上記テストポイント挿入方法においては、
第２のフリップフロップは、第１のフリップフロップの
出力を、１つのインバータまたは１つのバッファを介し
て、入力に受ける。したがって、第２のステップによっ
て抽出された候補ノードの値を第１のフリップフロップ
の出力の値に設定するセレクタを設けたとしても第１の
フリップフロップの出力から第２のフリップフロップの
入力までの信号経路の遅延に影響を及ぼさない。

【００２６】好ましくは、上記第４のステップでは、第
３のステップによって抽出された部分のうち、上記一の
候補の近傍にある部分を選択する。

【００２７】上記テストポイント挿入方法によれば、一
の候補ノードと当該一の候補ノードに対して選択された
一の部分との間の配線を短くすることができる。

【００２８】好ましくは、上記第４のステップではさら
に、上記一の候補ノードと上記一の候補ノードの近傍に
ある部分との距離を算出し、算出した距離が所定の値以
上であるときは、上記一の候補ノードを、第２のステッ
プによって抽出された候補ノードから削除する。

【００２９】好ましくは、上記回路は、スキャン設計さ
れたものである。また、上記第１のフリップフロップ
は、スキャン経路への出力ではない通常の出力の値を外
部から設定することができるものである。また、上記第
２のフリップフロップは、第１のフリップフロップの通
常の出力を、スキャン経路からの入力ではない通常の入
力に受けるものである。

【００３０】好ましくは、上記第１のステップではさら
に、自動配置配線が行われた後の上記回路が遅延時間制
約を満足するようにタイミング最適化処理を行う。

【００３１】好ましくは、上記テストポイント挿入方法
はさらに、第５のステップと、第６のステップとを備え
る。第５のステップでは、第４のステップによってテス
トポイントが挿入されたノードを含んだ信号経路の遅延
時間を算出し、算出した遅延時間が、当該信号経路に対
して与えられている遅延時間制約を満足しているかどう
かを判断する。第６のステップでは、第５のステップに
よって遅延時間制約を満足していないと判断されたと
き、上記回路の状態を、第４のステップにおける処理が
行われる前の状態に戻し、かつ、上記一の候補ノード
を、第２のステップによって抽出された候補ノードから
削除する。そして、上記テストポイント挿入方法では、
第４のステップから第６のステップにおける処理を、テ
ストポイントを挿入すべき候補ノードまたは選択すべき
部分がなくなるまで繰り返す。

【００３２】好ましくは、上記テストポイント挿入方法
はさらに、第５のステップと、第６のステップと、第７
のステップとを備える。第５のステップでは、第４のス
テップによってテストポイントが挿入されたノードを含
んだ信号経路の遅延時間を算出し、算出した遅延時間
が、当該信号経路に対して与えられている遅延時間制約
を満足しているかどうかを判断する。第６のステップで
は、第５のステップによって遅延時間制約を満足してい
ないと判断されたとき、上記信号経路に対してタイミン
グ最適化処理を施せば上記信号経路の遅延時間が遅延時
間制約を満足するようにすることができるか否かを判断
する。第７のステップでは、第６のステップによって遅
延時間制約を満足するようにすることができると判断さ
れたときは、上記信号経路に対してタイミング最適化処
理を施す。一方、遅延時間制約を満足するようにするこ
とができないと判断されたときは、上記回路の状態を、
第４のステップにおける処理が行われる前の状態に戻
し、かつ、上記一の候補ノードを、第２のステップによ
って抽出された候補ノードから削除する。そして、上記
テストポイント挿入方法では、第４のステップから第７
のステップにおける処理を、テストポイントを挿入すべ
き候補ノードまたは選択すべき部分がなくなるまで繰り
返す。

【００３３】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付し、その説明は繰り返さない。

【００３４】（第１の実施形態）図１は、この発明の第
１の実施形態によるテストポイント挿入方法の手順を示
すフローチャートである。このテストポイント挿入方法
は、ＡＳＩＣ等のセルベース集積回路の故障検出率を向
上させるためのテストポイント挿入方法である。以下、
図１を参照しつつ説明する。

【００３５】まず、ステップＳＴ１０１において、回路
ブロックのネットリスト１００に複数のテストポイント
構成要素１０１を組み込む。

【００３６】複数のテストポイント構成要素１０１の各
々は、例えば、図２に示すようなものである。図２を参
照して、このテストポイント構成要素１０１は、フリッ
プフロップ２０１と、２入力セレクタ２０２とを備え
る。

【００３７】フリップフロップ２０１のデータ入力端子
Ｄは、テストポイント構成要素１０１の入力ＩＮ１に接
続される。フリップフロップ２０１のクロック入力端子
ＣＫは、テストポイント構成要素１０１のクロック入力
ＣＫに接続される。２入力セレクタ２０２の入力端子Ａ
は、テストポイント構成要素１０１の入力ＩＮ２に接続
される。２入力セレクタ２０２の入力端子Ｂは、フリッ
プフロップ２０１の正転出力端子Ｑに接続される。２入
力セレクタ２０２の出力端子Ｙは、テストポイント構成
要素１０１の出力ＯＵＴに接続される。２入力セレクタ
２０２の制御端子Ｓは、テストポイント構成要素１０１
の入力ＣＴＬに接続される。

【００３８】ステップＳＴ１０１では、以下のようにし
て、テストポイント構成要素１０１を回路ブロックのネ
ットリスト１００に組み込む。すなわち、テストポイン
ト回路構成要素１０１のクロック入力ＣＫを回路ブロッ
クのクロック信号に接続する。また、テストポイント回
路構成要素１０１の入力ＩＮ１，ＩＮ２，ＣＴＬをグラ
ウンドＧＮＤに接続する。また、フリップフロップ１０
１の反転出力端子ＮＱおよびテストポイント構成要素１
０１の出力ＯＵＴを開放する。このようにして、テスト
ポイント構成要素１０１を回路ブロックのネットリスト
１００に組み込む。

【００３９】次いで、ステップＳＴ１０２において、複
数のテストポイント構成要素１０１を組み込んだネット
リスト１００に対してスキャン挿入を行い、その結果で
あるネットリスト１０２を出力する。このとき、図２に
示したテストポイント構成要素１０１は、図３に示すよ
うにスキャン化され、回路ブロックのネットリストのス
キャンの一部を構成する。以下、図３を参照して具体的
に説明する。

【００４０】図２に示したフリップフロップ２０１は、
スキャン化フリップフロップ２０１Ｓに置換される。ス
キャン化フリップフロップ２０１Ｓのスキャン信号入力
端子ＤＴは、テストポイント構成要素１０１のスキャン
入力ＳＣＩＮに接続される。スキャン化フリップフロッ
プ２０１Ｓの反転出力端子ＮＱは、テストポイント構成
要素１０１のスキャン出力ＳＣＯＵＴに接続される。ス
キャン化フリップフロップ２０１Ｓのスキャン制御端子
ＳＣＥＮは、テストポイント構成要素１０１の入力ＳＣ
ＥＮに接続される。このようにして、図２に示したテス
トポイント構成要素１０１がスキャン化される。

【００４１】スキャン化されたテストポイント構成要素
１０１のスキャン入力ＳＣＩＮおよびスキャン出力ＳＣ
ＯＵＴを、回路ブロックのスキャン経路にカスケード接
続し、スキャン化されたテストポイント構成要素１０１
の入力ＳＣＥＮを、スキャン制御信号に接続する。これ
により、テストポイント構成要素１０１を組み込んだネ
ットリストに対してスキャン挿入を行ったことになる。

【００４２】次いで、自動配置配線ステップ（ＳＴ１０
３−ＳＴ１０６）において、作成されたネットリスト１
０２に従って回路ブロックのレイアウトを行う。

【００４３】まず、ステップＳＴ１０３において、ネッ
トリスト１０２のセル情報に従ってセルの自動配置を行
う。

【００４４】次いで、ステップＳＴ１０４において、配
置されたフリップフロップ等の位置情報に基づいてクロ
ックツリーの調整、例えば、クロックスキューの低減処
理などを行う。

【００４５】次いで、ステップＳＴ１０５において、自
動配線を行う。

【００４６】次いで、ステップＳＴ１０６において、タ
イミング最適化処理を行う。具体的には、ステップＳＴ
１０３−ＳＴ１０５による自動配置配線の結果が、遅延
制約条件を満足しているかどうかを判断する。そして、
満足していないと判断したときには、遅延制約条件を満
足するように最適化処理を行う。

【００４７】自動配置配線ステップ（ＳＴ１０３−ＳＴ
１０６）が終了すると、ステップＳＴ１０７において、
回路ブロック内のノードのうちテストポイントを挿入す
べきノード（候補ノード）を抽出する。そして、候補ノ
ードのリスト１０３を作成する。

【００４８】次いで、ネットリスト・レイアウト修正ス
テップ（ＳＴ１０８−ＳＴ１１３）において、候補ノー
ドリスト１０３内のノードにテストポイントを挿入す
る。

【００４９】まず、ステップＳＴ１０８において、テス
トポイント構成処理が行われる。具体的には、候補ノー
ドリスト１０３内のある１つの候補ノードに対して、当
該候補ノードの近傍にある１つのテストポイント構成要
素１０１を選択する。

【００５０】なお、このとき、候補ノードおよびテスト
ポイント構成要素１０１の位置座標から両者の間の距離
を計算し、その値があるしきい値以上である場合には、
その候補ノードを候補ノードリスト１０３から削除して
もよい。

【００５１】ここでは、図４に示すように、回路ブロッ
ク内の候補ノード４００に対して、候補ノード４００の
近傍にあるテストポイント構成要素１０１を選択するも
のとする。候補ノード４００は、回路ブロック内のＮＡ
ＮＤゲート４０１の出力端子ＹとＯＲゲート４０２の一
方の入力端子Ａとを接続する信号経路上のノードであ
る。候補ノード４００の近傍にあるテストポイント構成
要素１０１を選択することにより、候補ノード４００と
テストポイント構成要素１０１との間の配線長を短くす
ることができる。

【００５２】図５は、図４に示した回路ブロックの具体
的なレイアウト図である。図５に示すように、ＮＡＮＤ
ゲート４０１、ＯＲゲート４０２、およびテストポイン
ト構成要素１０１は、他のゲート４０３−４０９ととも
に、レイアウト上配置されている。候補ノード４００の
近傍にあるテストポイント構成要素１０１は、スキャン
化フリップフロップ２０１Ｓと２入力セレクタ２０２と
を含んでいる。

【００５３】図２において説明したように、テストポイ
ント構成要素１０１の入力ＩＮ１，ＩＮ２，ＣＴＬは、
それぞれ、スキャン化フリップフロップ２０１Ｓの入力
端子Ｄ，２入力セレクタ４０２の入力端子Ａ，２入力セ
レクタ４０２の入力端子ＣＴＬに接続される。さらに、
テストポイント構成要素１０１の入力ＩＮ１，ＩＮ２，
ＣＴＬは、グラウンドＧＮＤに接続されている。

【００５４】次いで、図４および図５に示した回路ブロ
ックにおけるテストポイント構成要素１０１の接続を変
更して、図６および図７に示すような回路・レイアウト
構成にする。具体的には、ＮＡＮＤゲート４０１の出力
端子ＹとＯＲゲート４０２の入力端子Ａとの間を接続し
ていた候補ノード４００を切り離し、一方をテストポイ
ント構成要素１０１の入力ＩＮ１，ＩＮ２に、他方をテ
ストポイント構成要素１０１の出力ＯＵＴに接続する。
これにより、テストポイント構成要素１０１の出力ＯＵ
ＴとＯＲゲート３０２の入力端子Ａとが接続され、ＮＡ
ＮＤゲート４０１の出力端子Ｙとテストポイント構成要
素１０１の入力ＩＮ１，ＩＮ２とが接続される。また、
グラウンドＧＮＤに接続されていたテストポイント構成
要素１０１の入力ＣＴＬを、制御信号に接続する。

【００５５】このように変更することによって、ＮＡＮ
Ｄゲート４０１の出力端子Ｙからの信号とスキャン化フ
リップフロップ２０１Ｓの正転出力端子Ｑからの信号と
を、テストポイント構成要素１０１の入力ＣＴＬに与え
られる制御信号のレベルＨ／Ｌ（論理ハイレベル／論理
ローレベル）に応じて切り替えてテストポイント構成要
素１０１の出力ＯＵＴから出力することが可能となる。
すなわち、スキャンテスト実行時に、ＯＲゲート４０２
の入力端子Ａに任意の値を設定することができる。これ
により、候補ノード４００（ＯＲゲート４０２の入力端
子Ａ）のテスト容易性（可制御性）が向上する。テスト
容易性（可制御性）が向上すると、回路ブロックの故障
検出率が向上する。このようにして、候補ノード４００
にテストポイントが挿入される。

【００５６】次いで、ステップＳＴ１０９において、ス
テップＳＴ１０８によってテストポイントが挿入された
後の回路ブロックの配置配線結果から抽出される、候補
ノード４００を含む信号経路の遅延データを元に、当該
信号経路が遅延時間制約１０４を満足するかどうかを判
断する。満足すると判断されたときは（Ｙ）、ステップ
ＳＴ１１２に進む。一方、満足しないと判断されたとき
は（Ｎ）、ステップＳＴ１１０に進む。ここでは、満足
しない（Ｎ）と判断されたものとする。

【００５７】次いで、ステップＳＴ１１０において、テ
ストポイントを挿入した分だけ遅延が増加したために候
補ノード４００を含んだ信号経路が遅延時間制約１０４
を満足することができないという状態を解消するよう
に、セルの能力アップ等に代表されるタイミング最適化
処理を実施する。

【００５８】次いで、ステップＳＴ１１１において、ス
テップＳＴ１１０におけるタイミング最適化処理を行っ
た後の回路ブロックの配置配線結果から抽出される、候
補ノード４００を含む信号経路の遅延データを元に、当
該信号経路が遅延時間制約１０４を満足するかどうかを
判断する。満足すると判断されたときは（Ｙ）、ステッ
プＳＴ１１２に進む。一方、満足しないと判断されたと
きは（Ｎ）、ステップＳＴ１１３に進む。そして、ステ
ップＳＴ１１３において、回路ブロックの状態を、ステ
ップＳＴ１０８における処理が行われる前の状態に戻し
て、ステップＳＴ１１２に進む。ここでは、満足する
（Ｙ）と判断されたものとする。

【００５９】次いで、ステップＳＴ１１２において、候
補ノードリスト１０３内の候補ノードがなくなったか、
または、回路ブロック内のテストポイント構成要素１０
１がなくなったかを判断する。両方ともまだ残っている
場合（Ｎ）は、ステップＳＴ１０８に戻る。いずれか一
方でもなくなった場合（Ｙ）は、最終ネットリスト１０
５および最終レイアウト１０６を出力する。以上によ
り、テストポイントの挿入処理を完了する。

【００６０】以上のように、この発明の第１の実施形態
によるテストポイント挿入方法では、複数のテストポイ
ント構成要素１０１があらかじめ組み込まれたネットリ
スト１０２に従って自動配置配線（ＳＴ１０３−ＳＴ１
０６）を行った後に、選択した一のテストポイント構成
要素を一の候補ノードに接続してテストポイントを挿入
する（ＳＴ１０８−ＳＴ１１２）。したがって、テスト
ポイントを挿入する前後において回路ブロック内の配置
の状態が変わることがない。すなわち、回路ブロック内
の配置の状態を変えることなくテストポイントを挿入す
ることができる。これにより、テストポイントの挿入に
より回路ブロック内の配置の状態が変わることによって
生じる影響（思った以上に遅延が発生してパスの遅延時
間制約を満足できなくなる、配線のひき回しが長くな
る、配置配線の状態が悪化するなど）を抑制することが
できる。

【００６１】なお、図１に示したネットリスト・レイア
ウト修正ステップにおける処理を、以下のように行って
もよい。

【００６２】ステップＳＴ１０８では、候補ノードリス
ト１０３に含まれる候補ノードの近傍にあるテストポイ
ント構成要素を選択する処理を、候補ノードリスト１０
３内の候補ノードがなくなるか、またはテストポイント
構成要素がなくなるかまで実施し、それらのノードにテ
ストポイントを挿入する。

【００６３】ステップＳＴ１０９では、挿入された全て
のテストポイントについて、遅延時間制約１０４を基準
として、配置配線結果から抽出される遅延データを元に
遅延時間制約１０４を満足するかどうかを判断する。そ
して、満足していると判断されたときは、最終ネットリ
スト１０５および最終レイアウト１０６を出力してテス
トポイントの挿入を完了する。不満足なノードがあれ
ば、ステップＳＴ１１０に進む。

【００６４】ステップＳＴ１１０では、テストポイント
を挿入した分だけ遅延が増加したために候補ノードを含
んだ信号経路が遅延時間制約１０４を満足することがで
きないという状態を、全ての候補ノードおよび全ての信
号経路について、解消するように、セルの能力アップ等
に代表されるタイミング最適化処理を行う。

【００６５】ステップＳＴ１１１では、タイミング最適
化処理の結果に対して、遅延時間制約１０４を基準とし
て、配置配線結果から抽出される遅延データを元に遅延
時間制約１０４を満足するかどうかを判断する。満足し
ない候補ノードを含むパスがある場合は、ステップＳＴ
１１３に進み、当該候補ノードおよびこれに対応するテ
ストポイント構成要素の状態を、ステップＳＴ１０８に
おける処理が行われる前の状態に戻し、最終ネットリス
ト１０５および最終レイアウト１０６を出力してテスト
ポイントの挿入を完了する。

【００６６】（第２の実施形態）図８は、この発明の第
２の実施形態によるテストポイント挿入方法の手順を示
すフローチャートである。このテストポイント挿入方法
は、ＡＳＩＣ等のセルベース集積回路の故障検出率を向
上させるためのテストポイント挿入方法である。以下、
図８を参照しつつ説明する。

【００６７】まず、回路ブロックのネットリスト８０１
に対してスキャン挿入を行い、その結果であるネットリ
スト８０２を出力する。

【００６８】次いで、自動配置配線ステップ（ＳＴ１０
３−ＳＴ１０６）において、作成されたネットリスト８
０２に従って回路ブロックのレイアウトを行う。なお、
自動配置配線ステップ（ＳＴ１０３−ＳＴ１０６）にお
ける処理は、第１の実施形態において説明したものと同
様である。

【００６９】次いで、ステップＳＴ８０２において、回
路ブロック内のノードのうちテストポイントを挿入すべ
きノード（候補ノード）を抽出する。そして、候補ノー
ドのリスト８０３を作成する。

【００７０】一方、ステップＳＴ８０３において、自動
配置配線処理（ＳＴ１０３−ＳＴ１０６）が行われた回
路ブロックのうち、図９に示すようなシフトレジスタを
構成する部分、および図１０，図１１に示すような準シ
フトレジスタを構成する部分を抽出する。そして、抽出
したシフトレジスタ・準シフトレジスタ回路構成部のリ
スト８０４を作成する。

【００７１】図９を参照して、シフトレジスタを構成す
る部分は、スキャン化フリップフロップ９０１，９０２
を含む。スキャン化フリップフロップ９０１の正転出力
端子Ｑは、スキャン化フリップフロップ９０２の入力端
子Ｄに接続される。スキャン化フリップフロップ９０１
の正転出力端子Ｑは、スキャン経路への出力ではない通
常の出力端子である。また、スキャン化フリップフロッ
プ９０２の入力端子Ｄは、スキャン経路からの入力では
ない通常の入力端子である。なお、ここでは、スキャン
化フリップフロップ９０１，９０２の反転出力端子ＮＱ
が、スキャン経路への出力となり、スキャン化フリップ
フロップ９０１，９０２の入力端子ＤＴが、スキャン経
路からの入力となる。また、スキャンテスト実行時に、
スキャン化フリップフロップ９０１の正転出力端子Ｑに
は、外部からスキャン経路を介して、所望の値を設定す
ることができる。

【００７２】図１０を参照して、準シフトレジスタを構
成する部分は、スキャン化フリップフロップ１００１，
１００２と、インバータ１００３とを含む。スキャン化
フリップフロップ１００１の正転出力端子Ｑは、インバ
ータ１００３の入力ノードに接続される。インバータ１
００３の出力ノードは、スキャン化フリップフロップ１
００２の入力端子Ｄに接続される。すなわち、スキャン
化フリップフロップ１００１の正転出力端子Ｑと、スキ
ャン化フリップフロップ１００２の入力端子Ｄとは、イ
ンバータ１００３を介して接続される。スキャン化フリ
ップフロップ１００１の正転出力端子Ｑは、スキャン経
路への出力ではない通常の出力端子である。また、スキ
ャン化フリップフロップ１００２の入力端子Ｄは、スキ
ャン経路からの入力ではない通常の入力端子である。な
お、ここでは、スキャン化フリップフロップ１００１，
１００２の反転出力端子ＮＱが、スキャン経路への出力
となり、スキャン化フリップフロップ１００１，１００
２の入力端子ＤＴが、スキャン経路からの入力となる。
また、スキャンテスト実行時に、スキャン化フリップフ
ロップ１００１の正転出力端子Ｑには、外部からスキャ
ン経路を介して、所望の値を設定することができる。

【００７３】図１１を参照して、準シフトレジスタを構
成する部分は、スキャン化フリップフロップ１１０１，
１１０２と、バッファ１１０３とを含む。スキャン化フ
リップフロップ１１０１の正転出力端子Ｑは、バッファ
１１０３の入力ノードに接続される。バッファ１１０３
の出力ノードは、スキャン化フリップフロップ１１０２
の入力端子Ｄに接続される。すなわち、スキャン化フリ
ップフロップ１１０１の正転出力端子Ｑと、スキャン化
フリップフロップ１１０２の入力端子Ｄとは、バッファ
１１０３を介して接続される。スキャン化フリップフロ
ップ１１０１の正転出力端子Ｑは、スキャン経路への出
力ではない通常の出力端子である。また、スキャン化フ
リップフロップ１１０２の入力端子Ｄは、スキャン経路
からの入力ではない通常の入力端子である。なお、ここ
では、スキャン化フリップフロップ１１０１，１１０２
の反転出力端子ＮＱが、スキャン経路への出力となり、
スキャン化フリップフロップ１１０１，１１０２の入力
端子ＤＴが、スキャン経路からの入力となる。また、ス
キャンテスト実行時に、スキャン化フリップフロップ１
１０１の正転出力端子Ｑには、外部からスキャン経路を
介して、所望の値を設定することができる。

【００７４】なお、図９−図１１においては、スキャン
化フリップフロップ９０１，９０２，１００１，１００
２，１１０１，１１０２の正転出力端子Ｑを、通常の出
力端子としたが、これに代えて、スキャン化フリップフ
ロップ９０１，９０２，１００１，１００２，１１０
１，１１０２の反転出力端子ＮＱを、通常の出力端子と
してもよい。この場合、スキャン化フリップフロップ９
０１，１００１，１１０１の反転出力端子ＮＱと、スキ
ャン化フリップフロップ９０２，１００２，１１０２の
入力端子Ｄとが、直接またはインバータ１００３，バッ
ファ１１０３を介して接続される。また、スキャン化フ
リップフロップ９０１，９０２，１００１，１００２，
１１０１，１１０２の正転出力端子Ｑが、スキャン経路
への出力となる。

【００７５】次いで、ネットリスト・レイアウト修正ス
テップ（ＳＴ８０４，ＳＴ１０９−ＳＴ１１２）におい
て、候補ノードリスト８０３内のノードにテストポイン
トを挿入する。

【００７６】まず、ステップＳＴ８０４において、テス
トポイント構成処理が行われる。具体的には、候補ノー
ドリスト８０３内のある１つの候補ノードに対して、当
該候補ノードの近傍にある１つのシフトレジスタ構成部
または準シフトレジスタ構成部を選択する。なお、この
とき、候補ノードおよびシフトレジスタ／準シフトレジ
スタ構成部の位置座標から両者の間の距離を計算し、そ
の値があるしきい値以上である場合には、その候補ノー
ドを候補ノードリスト８０３から削除してもよい。

【００７７】ここでは、図１２に示すように、回路ブロ
ック内の候補ノード１２００に対して、候補ノード１２
００の近傍にあるシフトレジスタ構成部（９０１，９０
２）を選択するものとする。候補ノード１２００は、回
路ブロック内のＮＡＮＤゲート１２０１の出力端子Ｙと
ＯＲゲート１２０２の一方の入力端子Ａとを接続する信
号経路上のノードである。候補ノード１２００の近傍に
あるシフトレジスタ構成部（９０１，９０２）を選択す
ることにより、候補ノード１２００とシフトレジスタ構
成部（９０１，９０２）との間の配線長を短くすること
ができる。

【００７８】図１３は、図１２に示した回路ブロックの
具体的なレイアウト図である。図１３に示すように、Ｎ
ＡＮＤゲート１２０１、ＯＲゲート１２０２、およびフ
リップフロップ９０１，９０２は、他のゲート１２０２
−１２０７とともに、レイアウト上配置されている。な
お、領域１２０８，１２０９は、レイアウト上の隙間で
ある。スキャン化フリップフロップ９０１の正転出力端
子Ｑは、スキャン化フリップフロップ９０２の入力端子
Ｄに接続されている。

【００７９】次いで、図１２および図１３に示した回路
ブロックに２入力セレクタ１４０１を追加し、シフトレ
ジスタ構成部（９０１，９０２）の接続を変更して、図
１４および図１５に示すような回路・レイアウト構成に
する。具体的には、２入力セレクタ１４０１を、レイア
ウト上の隙間である領域１２０８に配置する。また、Ｎ
ＡＮＤゲート１２０１の出力端子ＹとＯＲゲート１２０
２の入力端子Ａとの間を接続していた候補ノード１２０
０を切り離し、一方を２入力セレクタ１４０１の入力端
子Ａに、他方を２入力セレクタ１４０１の出力端子Ｙに
接続する。これにより、２入力セレクタ１４０１の出力
端子ＹとＯＲゲート１２０２の入力端子Ａとが接続さ
れ、ＮＡＮＤゲート１２０１の出力端子Ｙと２入力セレ
クタ１４０１の入力端子Ａとが接続される。また、スキ
ャン化フリップフロップ９０１の正転出力端子Ｑとスキ
ャン化フリップフロップ９０２の入力端子Ｄとを接続す
る信号経路上のノードＮ１４１と２入力セレクタ１４０
１の入力端子Ｂとを接続する。

【００８０】このように変更することによって、ＮＡＮ
Ｄゲート１２０１の出力端子Ｙからの信号とスキャン化
フリップフロップ９０１の正転出力端子Ｑからの信号と
を、２入力セレクタ１４０１の入力ＣＴＬに与えられた
制御信号のレベルＨ／Ｌ（論理ハイレベル／論理ローレ
ベル）に応じて切り替えて２入力セレクタ１４０１の出
力端子Ｙから出力することが可能となる。すなわち、ス
キャンテスト実行時に、ＯＲゲート１２０２の入力端子
Ａに任意の値を設定することができる。これにより、候
補ノード１２００（ＯＲゲート１２０２の入力端子Ａ）
のテスト容易性（可制御性）が向上する。テスト容易性
（可制御性）が向上すると、回路ブロックの故障検出率
が向上する。このようにして、候補ノード１２００にテ
ストポイントが挿入される。

【００８１】なお、ここでは、シフトレジスタ構成部を
選択した場合について説明したが、図１０または図１１
に示した準シフトレジスタ回路構成部を選択した場合で
あっても同様にしてテストポイントを挿入すればよい。
この場合、スキャン化フリップフロップ１００１，１１
０１の正転出力端子Ｑまたはインバータ１００３／バッ
ファ１１０３の出力ノードのいずれを２入力セレクタ１
４０１の入力端子Ｂに接続しても、スキャンテスト実行
時に、２入力セレクタ１４０１の入力端子ＣＴＬに与え
られた信号のレベルＨ／Ｌ（論理ハイレベル／論理ロー
レベル）に応じて、ＯＲゲート１２０２の入力端子Ａに
任意の値を設定することが可能である。したがって、例
えば、レイアウト上の配線が近い方等の基準によって、
どちらかを選択して接続すればよい。

【００８２】また、準シフトレジスタを構成する部分
は、図１０，図１１に示したものに限られず、セレクタ
１４０１を設けた場合にも、スキャン化フリップフロッ
プ１００１，１１０１の正転出力端子Ｑからスキャン化
フリップフロップ１００２，１１０２の入力端子Ｄまで
の信号経路の遅延に影響を及ぼさないものであればどの
ような組み合わせ回路であってもよい。例えば、スキャ
ン化フリップフロップ１００１，１１０１の正転出力端
子Ｑとスキャン化フリップフロップ１００２，１１０２
の入力端子Ｄとの間に、多段のインバータまたはバッフ
ァが設けられたものであってもよい。ただし、セレクタ
１４０１を設けた場合にも、スキャン化フリップフロッ
プ１００１，１１０１の正転出力端子Ｑからスキャン化
フリップフロップ１００２，１１０２の入力端子Ｄまで
の信号経路の遅延に影響を及ぼさないものであることが
必要である。なお、図９−図１１に示したようなシフト
レジスタまたは準シフトレジスタを構成する部分は、こ
のような条件を満たすものの一例である。

【００８３】また、ここでは、２入力セレクタ１４０１
を追加してテストポイントを挿入したが、これに限られ
ず、スキャン化フリップフロップ９０１の正転出力端子
Ｑの値をスキャン時に切り替えてＯＲゲート１２０２の
入力端子Ａに入力できればどのような回路であってもよ
い。

【００８４】次いで、ステップＳＴ１０９−ＳＴ１１３
において、第１の実施形態において説明したのと同様の
処理が行われ、最終ネットリスト８０５および最終レイ
アウト８０６が出力される。以上により、テストポイン
トの挿入処理が完了する。

【００８５】以上のように、この発明の第２の実施形態
によるテストポイント挿入方法では、シフトレジスタま
たは準シフトレジスタ構成部分と２入力セレクタ１４０
１とを用いて一の候補ノードにテストポイントが挿入さ
れる。シフトレジスタまたは準シフトレジスタ構成部分
は、テストポイントを挿入するために新たに追加された
ものではなく、もともと回路ブロックを構成している部
分である。したがって、テストポイントを挿入するため
に新たに追加する回路は２入力セレクタ１４０１だけで
ある。このように、もともと回路ブロックを構成してい
る部分（シフトレジスタまたは準シフトレジスタ構成部
分）を使用するため、テストポイントを挿入するために
新たに追加する回路量を少なくすることができる。ま
た、テストポイントを挿入するために新たに追加する回
路は２入力セレクタ１４０１だけであるため、スキャン
化フリップフロップ９０１，１００１，１１０１の正転
出力端子Ｑからスキャン化フリップフロップ９０２，１
００２，１１０２の入力端子Ｄまでの信号経路の遅延時
間の増加量を小さくすることができる。

【００８６】なお、図８に示したネットリスト・レイア
ウト修正ステップにおける処理を、以下のように行って
もよい。

【００８７】ステップＳＴ８０４では、候補ノードリス
ト１０３に含まれる候補ノードの近傍にあるシフトレジ
スタまたは準シフトレジスタを構成する部分を選択する
処理を、候補ノードリスト８０３内の候補ノードがなく
なるか、またはシフトレジスタ／準シフトレジスタを構
成する部分がなくなるかまで実施し、それらのノードに
テストポイントを挿入する。

【００８８】ステップＳＴ１０９では、挿入された全て
のテストポイントについて、遅延時間制約１０４を基準
として、配置配線結果から抽出される遅延データを元に
遅延時間制約１０４を満足するかどうかを判断する。そ
して、満足していると判断されたときは、最終ネットリ
スト８０５および最終レイアウト８０６を出力してテス
トポイントの挿入を完了する。不満足なノードがあれ
ば、ステップＳＴ１１０に進む。

【００８９】ステップＳＴ１１０では、テストポイント
を挿入した分だけ遅延が増加したために候補ノードを含
む信号経路が遅延時間制約１０４を満足することができ
ないという状態を、全ての候補ノードおよび全ての信号
経路について、解消するように、セルの能力アップ等に
代表されるタイミング最適化処理を行う。

【００９０】ステップＳＴ１１１では、タイミング最適
化処理の結果に対して、遅延時間制約１０４を基準とし
て、配置配線結果から抽出される遅延データを元に遅延
時間制約１０４を満足するかどうかを判断する。満足し
ない候補ノードを含むパスがある場合は、ステップＳＴ
１１３に進み、回路ブロックの状態を、ステップＳＴ８
０４における処理が行われる前の状態に戻し、最終ネッ
トリスト８０５および最終レイアウト８０６を出力して
テストポイントの挿入を完了する。

【００９１】

【発明の効果】この発明の１つの局面に従ったテストポ
イント挿入方法では、複数のテストポイント構成要素が
あらかじめ組み込まれたネットリストに従って自動配置
配線を行った後に、選択した一のテストポイント構成要
素を一の候補ノードに接続する。したがって、テストポ
イントを挿入する前後において回路内の配置の状態が変
わることがない。すなわち、回路内の配置の状態を変え
ることなくテストポイントを挿入することができる。こ
れにより、回路内の配置の状態が変わることによって生
じる影響（思った以上に遅延が発生してパスの遅延時間
制約を満足できなくなる、配線のひき回しが長くなる、
配置配線の状態が悪化するなど）を抑制することができ
る。

【００９２】この発明のもう１つの局面に従ったテスト
ポイント挿入方法では、所定の部分とセレクタとを用い
て一の候補ノードにテストポイントが挿入される。所定
の部分は、テストポイントを挿入するために新たに追加
されたものではなく、もともと回路を構成している部分
である。したがって、テストポイントを挿入するために
新たに追加する回路はセレクタだけである。このよう
に、もともと回路を構成している部分（所定の部分）を
使用するため、テストポイントを挿入するために新たに
追加する回路量を少なくすることができる。また、テス
トポイントを挿入するために新たに追加する回路はセレ
クタだけであるため、第１のフリップフロップの出力か
ら第２のフリップフロップの入力までの信号経路の遅延
時間の増加量を小さくすることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態によるテストポイン
ト挿入方法の手順を示すフローチャートである。

【図２】テストポイント構成要素の一例を示す図であ
る。

【図３】スキャン挿入後のテストポイント構成要素を示
す図である。

【図４】テストポイントを挿入する前の回路ブロックの
状態を示すブロック図である。

【図５】テストポイントを挿入する前の回路ブロックの
状態を示すレイアウト図である。

【図６】テストポイントを挿入した後の回路ブロックの
状態を示すブロック図である。

【図７】テストポイントを挿入した後の回路ブロックの
状態を示すレイアウト図である。

【図８】この発明の第２の実施形態によるテストポイン
ト挿入方法の手順を示すフローチャートである。

【図９】シフトレジスタ回路構成部を示すブロック図で
ある。

【図１０】準シフトレジスタ回路構成部を示すブロック
図である。

【図１１】準シフトレジスタ回路構成部を示すブロック
図である。

【図１２】テストポイントを挿入する前の回路ブロック
の状態を示すブロック図である。

【図１３】テストポイントを挿入する前の回路ブロック
の状態を示すレイアウト図である。

【図１４】テストポイントを挿入した後の回路ブロック
の状態を示すブロック図である。

【図１５】テストポイントを挿入した後の回路ブロック
の状態を示すレイアウト図である。

【符号の説明】

１００，１０２，８０１，８０２ ネットリスト １０１ テストポイント構成要素 １０３，８０３ 候補ノードリスト １０４ 遅延時間制約 ８０４ シフトレジスタ／準シフトレジスタ構成部リス
ト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 Ｆターム(参考） 2G032 AB20 AC10 AE12 AG07 AG10 AH04 AK14 AK16 AL00 5B046 AA08 BA06 5F038 CA17 DT06 DT15 EZ20 5F064 BB04 BB05 BB18 BB19 BB31 BB35 DD02 DD03 DD25 DD39 EE02 EE03 EE08 EE47 HH06 HH10

Claims (18)

【特許請求の範囲】
1. 【請求項１】 各々が回路内のノードに接続されたとき
   には当該ノードのテスト容易性を向上させることができ
   る複数のテストポイント構成要素を、ある回路のネット
   リストに組み込む第１のステップと、 前記複数のテストポイント構成要素が組み込まれたネッ
   トリストに従って、前記回路の自動配置配線を行う第２
   のステップと、 前記回路内のノードのうちテストポイントを挿入すべき
   候補ノードを少なくとも一つ抽出する第３のステップ
   と、 前記第３のステップによって抽出された候補ノードのう
   ちの一の候補ノードに対して、前記第２のステップによ
   って自動配置配線が行われた後の前記複数のテストポイ
   ント構成要素の中から一のテストポイント構成要素を選
   択し、当該選択したテストポイント構成要素を、前記一
   の候補ノードのテスト容易性を向上させるように、前記
   一の候補ノードに接続する第４のステップとを備えるこ
   とを特徴とするテストポイント挿入方法。
2. 【請求項２】 請求項１に記載のテストポイント挿入方
   法において、 前記第４のステップでは、 前記複数のテストポイント構成要素のうち、前記一の候
   補ノードの近傍にあるテストポイント構成要素を選択す
   ることを特徴とするテストポイント挿入方法。
3. 【請求項３】 請求項２に記載のテストポイント挿入方
   法において、 前記第４のステップではさらに、 前記一の候補ノードと前記一の候補ノードの近傍にある
   テストポイント構成要素との距離を算出し、算出した距
   離が所定の値以上であるときは、前記一の候補ノード
   を、前記第３のステップによって抽出された候補ノード
   から削除することを特徴とするテストポイント挿入方
   法。
4. 【請求項４】 請求項１に記載のテストポイント挿入方
   法において、 前記第２のステップではさらに、 自動配置配線が行われた後の前記回路が遅延時間制約を
   満足するようにタイミング最適化処理を行うことを特徴
   とするテストポイント挿入方法。
5. 【請求項５】 請求項１に記載のテストポイント挿入方
   法において、 前記回路は、スキャン設計されたものであり、 前記複数のテストポイント構成要素の各々は、フリップ
   フロップを含み、 前記第１のステップではさらに、 前記複数のテストポイント構成要素の各々に含まれるフ
   リップフロップをスキャン動作が可能になるように変更
   して前記回路のスキャン経路に接続し、 前記第４のステップでは、 前記一の候補ノードの値を前記選択された一のテストポ
   イント構成要素に含まれるフリップフロップの出力の値
   に設定することができるように、前記選択された一のテ
   ストポイント構成要素を前記一の候補ノードに接続する
   ことを特徴とするテストポイント挿入方法。
6. 【請求項６】 請求項５に記載のテストポイント挿入方
   法において、 前記第１のステップでは、 前記複数のテストポイント構成要素の各々に含まれるフ
   リップフロップを、前記回路に与えられるクロック信号
   に接続し、 前記第２のステップではさらに、 前記複数のテストポイント構成要素の各々に含まれるフ
   リップフロップおよび前記回路に与えられるクロック信
   号に対してクロックスキュー低減処理を施すことを特徴
   とするテストポイント挿入方法。
7. 【請求項７】 請求項１に記載のテストポイント挿入方
   法において、 前記第４のステップによってテストポイントが挿入され
   たノードを含んだ信号経路の遅延時間を算出し、算出し
   た遅延時間が、当該信号経路に対して与えられている遅
   延時間制約を満足しているかどうかを判断する第５のス
   テップと、 前記第５のステップによって前記遅延時間制約を満足し
   ていないと判断されたとき、前記選択した一のテストポ
   イント構成要素および前記一の候補ノードの状態を、前
   記第４のステップにおける処理が行われる前の状態に戻
   し、かつ、前記一の候補ノードを、前記第３のステップ
   によって抽出された候補ノードから削除する第６のステ
   ップとをさらに備え、 前記第４のステップから前記第６のステップにおける処
   理を、テストポイントを挿入すべき候補ノードまたは選
   択すべきテストポイント構成要素がなくなるまで繰り返
   すことを特徴とするテストポイント挿入方法。
8. 【請求項８】 請求項１に記載のテストポイント挿入方
   法において、 前記第４のステップによってテストポイントが挿入され
   たノードを含んだ信号経路の遅延時間を算出し、算出し
   た遅延時間が、当該信号経路に対して与えられている遅
   延時間制約を満足しているかどうかを判断する第５のス
   テップと、 前記第５のステップによって前記遅延時間制約を満足し
   ていないと判断されたとき、前記信号経路に対してタイ
   ミング最適化処理を施せば前記信号経路の遅延時間が前
   記遅延時間制約を満足するようにすることができるか否
   かを判断する第６のステップと、 前記第６のステップによって前記遅延時間制約を満足す
   るようにすることができると判断されたときは、前記信
   号経路に対してタイミング最適化処理を施し、前記遅延
   時間制約を満足するようにすることができないと判断さ
   れたときは、前記選択した一のテストポイント構成要素
   および前記一の候補ノードの状態を、前記第４のステッ
   プにおける処理が行われる前の状態に戻し、かつ、前記
   一の候補ノードを、前記第３のステップによって抽出さ
   れた候補ノードから削除する第７のステップとをさらに
   備え、 前記第４のステップから前記第７のステップにおける処
   理を、テストポイントを挿入すべき候補ノードまたは選
   択すべきテストポイント構成要素がなくなるまで繰り返
   すことを特徴とするテストポイント挿入方法。
9. 【請求項９】 請求項１に記載のテストポイント挿入方
   法において、 前記第４のステップにおける処理を、テストポイントを
   挿入すべき候補ノードまたは選択すべきテストポイント
   構成要素がなくなるまで繰り返し、 前記テストポイント挿入方法はさらに、 前記第４のステップによってテストポイントが挿入され
   た候補ノードを含んだ信号経路の遅延時間を算出し、算
   出した遅延時間が、当該信号経路に与えられている遅延
   時間制約を満足しているかどうかを判断する第５のステ
   ップと、 前記第５のステップによって前記遅延時間制約を満足し
   ていないと判断された候補ノードおよび当該候補ノード
   に対応して選択されたテストポイント構成要素の状態
   を、前記第４のステップにおける処理が行われる前の状
   態に戻す第６のステップとを備えることを特徴とするテ
   ストポイント挿入方法。
10. 【請求項１０】 回路内のあるノードに、当該ノードの
    テスト容易性を向上させるテストポイントを挿入する方
    法であって、 ある回路の自動配置配線を、当該回路のネットリストに
    従って行う第１のステップと、 前記回路内のノードのうちテストポイントを挿入すべき
    候補ノードを少なくとも１つ抽出する第２のステップ
    と、 前記第１のステップによって自動配置配線が行われた後
    の前記回路のうち、その出力の値を外部から設定するこ
    とができる第１のフリップフロップと、前記第１のフリ
    ップフロップの出力を、直接または組み合わせ回路を介
    して、入力に受ける第２のフリップフロップとを含む部
    分であって、前記第２のステップによって抽出された候
    補ノードの値を前記第１のフリップフロップの出力の値
    に設定するセレクタを設けたとしても前記第１のフリッ
    プフロップの出力から前記第２のフリップフロップの入
    力までの信号経路の遅延に影響を及ぼさないであろう部
    分を少なくとも１つ抽出する第３のステップと、 前記第２のステップによって抽出された候補ノードのう
    ちの一の候補ノードに対して、前記第３のステップによ
    って抽出された部分の中から一の部分を選択し、前記一
    の候補ノードの値を前記選択した一の部分に含まれる第
    １のフリップフロップの出力の値に設定するセレクタを
    前記回路に追加する第４のステップとを備えることを特
    徴とするテストポイント挿入方法。
11. 【請求項１１】 請求項１０に記載のテストポイント挿
    入方法において、 前記第３のステップによって抽出される部分は、 前記第１のフリップフロップおよび前記第２のフリップ
    フロップでシフトレジスタが構成されている部分を含む
    ことを特徴とするテストポイント挿入方法。
12. 【請求項１２】 請求項１０に記載のテストポイント挿
    入方法において、 前記第３のステップによって抽出される部分は、 前記第１のフリップフロップの出力と前記第２のフリッ
    プフロップの入力との間に１つのインバータまたは１つ
    のバッファが設けられている部分を含むことを特徴とす
    るテストポイント挿入方法。
13. 【請求項１３】 請求項１０に記載のテストポイント挿
    入方法において、 前記第４のステップでは、 前記第３のステップによって抽出された部分のうち、前
    記一の候補の近傍にある部分を選択することを特徴とす
    るテストポイント挿入方法。
14. 【請求項１４】 請求項１３に記載のテストポイント挿
    入方法において、 前記第４のステップではさらに、 前記一の候補ノードと前記一の候補ノードの近傍にある
    部分との距離を算出し、算出した距離が所定の値以上で
    あるときは、前記一の候補ノードを、前記第２のステッ
    プによって抽出された候補ノードから削除することを特
    徴とするテストポイント挿入方法。
15. 【請求項１５】 請求項１０に記載のテストポイント挿
    入方法において、 前記回路は、スキャン設計されたものであり、 前記第１のフリップフロップは、スキャン経路への出力
    ではない通常の出力の値を外部から設定することができ
    るものであり、 前記第２のフリップフロップは、前記第１のフリップフ
    ロップの通常の出力を、スキャン経路からの入力ではな
    い通常の入力に受けることを特徴とするテストポイント
    挿入方法。
16. 【請求項１６】 請求項１０に記載のテストポイント挿
    入方法において、 前記第１のステップではさらに、 自動配置配線が行われた後の前記回路が遅延時間制約を
    満足するようにタイミング最適化処理を行うことを特徴
    とするテストポイント挿入方法。
17. 【請求項１７】 請求項１０に記載のテストポイント挿
    入方法において、 前記第４のステップによってテストポイントが挿入され
    たノードを含んだ信号経路の遅延時間を算出し、算出し
    た遅延時間が、当該信号経路に対して与えられている遅
    延時間制約を満足しているかどうかを判断する第５のス
    テップと、 前記第５のステップによって前記遅延時間制約を満足し
    ていないと判断されたとき、前記回路の状態を、前記第
    ４のステップにおける処理が行われる前の状態に戻し、
    かつ、前記一の候補ノードを、前記第２のステップによ
    って抽出された候補ノードから削除する第６のステップ
    とをさらに備え、 前記第４のステップから前記第６のステップにおける処
    理を、テストポイントを挿入すべき候補ノードまたは選
    択すべき部分がなくなるまで繰り返すことを特徴とする
    テストポイント挿入方法。
18. 【請求項１８】 請求項１０に記載のテストポイント挿
    入方法において、 前記第４のステップによってテストポイントが挿入され
    たノードを含んだ信号経路の遅延時間を算出し、算出し
    た遅延時間が、当該信号経路に対して与えられている遅
    延時間制約を満足しているかどうかを判断する第５のス
    テップと、 前記第５のステップによって前記遅延時間制約を満足し
    ていないと判断されたとき、前記信号経路に対してタイ
    ミング最適化処理を施せば前記信号経路の遅延時間が前
    記遅延時間制約を満足するようにすることができるか否
    かを判断する第６のステップと、 前記第６のステップによって前記遅延時間制約を満足す
    るようにすることができると判断されたときは、前記信
    号経路に対してタイミング最適化処理を施し、前記遅延
    時間制約を満足するようにすることができないと判断さ
    れたときは、前記回路の状態を、前記第４のステップに
    おける処理が行われる前の状態に戻し、かつ、前記一の
    候補ノードを、前記第２のステップによって抽出された
    候補ノードから削除する第７のステップとをさらに備
    え、 前記第４のステップから前記第７のステップにおける処
    理を、テストポイントを挿入すべき候補ノードまたは選
    択すべき部分がなくなるまで繰り返すことを特徴とする
    テストポイント挿入方法。