JPH02216478A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02216478A JPH02216478A JP1038948A JP3894889A JPH02216478A JP H02216478 A JPH02216478 A JP H02216478A JP 1038948 A JP1038948 A JP 1038948A JP 3894889 A JP3894889 A JP 3894889A JP H02216478 A JPH02216478 A JP H02216478A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000012360 testing method Methods 0.000 claims abstract description 61
- 238000013461 design Methods 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 38
- 238000007689 inspection Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、さらに詳しくは半導体
装置の検査のための構成に関するものである。
装置の検査のための構成に関するものである。
近年、集積回路の規模の増大に伴い、回路機能を集積化
する一手法としていわゆるスタンダード・セル方式が重
要視されるようになってきている。
する一手法としていわゆるスタンダード・セル方式が重
要視されるようになってきている。
スタンダード・セル方式とは、要求される機能の集積化
を実現する際に、予め比較的まとまった機能を有する回
路（たとえば乗算回路やアキュームレータなどであり、
以下においてこのような回路を「セル」という、）を準
備しておき、このセルを組み合わせて集積回路を設計す
る手法である。
を実現する際に、予め比較的まとまった機能を有する回
路（たとえば乗算回路やアキュームレータなどであり、
以下においてこのような回路を「セル」という、）を準
備しておき、このセルを組み合わせて集積回路を設計す
る手法である。
最近では、集積回路に要求される機能が多様化し、また
回路構成が複雑かつ大規模なものとなるに至って、ＣＡ
Ｄ （Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ−Ｄｅｓｉｇｎ
）技術を駆使した前記スタンダード・セル方式による
集積回路の開発が行われるようになっている。このよう
な集積回路では、所望の機能を達成しているかどうかを
検査することが必要であるが、スタンダード・セル方式
の集積回路ではこの検査が困難なものとなっている。
回路構成が複雑かつ大規模なものとなるに至って、ＣＡ
Ｄ （Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ−Ｄｅｓｉｇｎ
）技術を駆使した前記スタンダード・セル方式による
集積回路の開発が行われるようになっている。このよう
な集積回路では、所望の機能を達成しているかどうかを
検査することが必要であるが、スタンダード・セル方式
の集積回路ではこの検査が困難なものとなっている。
第３図はスタンダード・セル方式のＬＳＩチッブの基本
的な構成を簡略化して示す平面図である。
的な構成を簡略化して示す平面図である。
このＬＳＩチップｌは通常、プラス千ンクやセラミフク
スなどで作製したＬＳＩパッケージ（図示せず。）にマ
ウントされて、取り扱い易（されている。このＬＳＩチ
ップｌは半導体基板上にスイッチング素子などの素子や
配線導体などを形成して構成される。ＬＳＩチップ１は
、前記素子などにアルミニウム薄層などの配線導体で接
続したポンディングパッド２が形成されており、このポ
ンディングパッド２と前記ＬＳＩパンケージに設けた外
部接続端子（図示せず。）との間は２５μｍφ程度の細
い金線など（図示せず。）で接続される。
スなどで作製したＬＳＩパッケージ（図示せず。）にマ
ウントされて、取り扱い易（されている。このＬＳＩチ
ップｌは半導体基板上にスイッチング素子などの素子や
配線導体などを形成して構成される。ＬＳＩチップ１は
、前記素子などにアルミニウム薄層などの配線導体で接
続したポンディングパッド２が形成されており、このポ
ンディングパッド２と前記ＬＳＩパンケージに設けた外
部接続端子（図示せず。）との間は２５μｍφ程度の細
い金線など（図示せず。）で接続される。
３．４ば１ｉ７７述のスタンダード・セルであって、こ
の第３図には２個しか示されていないが、通常は相当数
のスタンダード・セルが備えられている。
の第３図には２個しか示されていないが、通常は相当数
のスタンダード・セルが備えられている。
セル３．４間は相互接続バス７で接続されており、これ
らのセル３．４はポンディングパッド群５６から入力さ
れる信号に対応する信号をそれぞれポンディングパッド
８，９に導出する。
らのセル３．４はポンディングパッド群５６から入力さ
れる信号に対応する信号をそれぞれポンディングパッド
８，９に導出する。
ＬＳＩチップ１が不良であって、その機能を正常に行う
ことができない場合には、このようなＬＳＩチップｌを
ＬＳＩパッケージに封止などしてしまうと、集積回路の
歩留りが悪くなり、コストの増大を招く、このため通常
、ＬＳＩチップ１の機能の検査は、このＬＳＩチ・ンプ
１を封止する前に行われる。
ことができない場合には、このようなＬＳＩチップｌを
ＬＳＩパッケージに封止などしてしまうと、集積回路の
歩留りが悪くなり、コストの増大を招く、このため通常
、ＬＳＩチップ１の機能の検査は、このＬＳＩチ・ンプ
１を封止する前に行われる。
このＬＳＩチップ１の機能の検査に当たっては、パッド
群５．６からそれぞれ第４図（＋）、 （２） ； （
３）。
群５．６からそれぞれ第４図（＋）、 （２） ； （
３）。
（４）に示される試験信号を入力し、パッド８．９に導
出される信号と、セル３．４が正常に機能している場合
に前記パッド群５，６からの試験信号に対応してバッド
８．９に導出されると予想される信号とを比較すること
によって行われる。前述の第４図に示された試験信号の
波形は一例であって、ＬＳＩチップ１の設計者などによ
って適宜設定されるべきものである。
出される信号と、セル３．４が正常に機能している場合
に前記パッド群５，６からの試験信号に対応してバッド
８．９に導出されると予想される信号とを比較すること
によって行われる。前述の第４図に示された試験信号の
波形は一例であって、ＬＳＩチップ１の設計者などによ
って適宜設定されるべきものである。
前述のＬＳＩチップ１の機能の検査を間車な例でさらに
詳細に説明する。たとえば第３図に示されたセル３が第
５図（１）に示された回路機能を有するものとし、セル
４が第５図（２）に示された回路機能を有するものとす
る。なお、以下おいてはセル３．４の回路機能をそれぞ
れ機能［Ａ１１機能［Ｂ］などという。
詳細に説明する。たとえば第３図に示されたセル３が第
５図（１）に示された回路機能を有するものとし、セル
４が第５図（２）に示された回路機能を有するものとす
る。なお、以下おいてはセル３．４の回路機能をそれぞ
れ機能［Ａ１１機能［Ｂ］などという。
たとえば、第５図図示のセル３が単独で存在している場
合にその機能［Ａ］を検査する場合には、セル３の入力
端子ａ、ｂ、ｃに第６図（１）、 （２１，（３）に示
す試験信号をそれぞれ入力するようにすればよい。この
ときに出力端子ｄに導出されると予想される信号は第６
図（４）に示されており、したがって実際に導出される
信号と、第６図（４）図示の信号とが一致すればセル３
は正しく動作していることが判り、また−敗しなければ
セル３が不良であることが判る。
合にその機能［Ａ］を検査する場合には、セル３の入力
端子ａ、ｂ、ｃに第６図（１）、 （２１，（３）に示
す試験信号をそれぞれ入力するようにすればよい。この
ときに出力端子ｄに導出されると予想される信号は第６
図（４）に示されており、したがって実際に導出される
信号と、第６図（４）図示の信号とが一致すればセル３
は正しく動作していることが判り、また−敗しなければ
セル３が不良であることが判る。
セル４が単独で存在している場合にその機能［８］を検
査する場合も同様に、たとえば第６図（５）に示される
試験信号を入力端子ｅに与え、出力端子ｒに導出される
信号を第６図（６）に示される信号と比較するようにす
ればよい。
査する場合も同様に、たとえば第６図（５）に示される
試験信号を入力端子ｅに与え、出力端子ｒに導出される
信号を第６図（６）に示される信号と比較するようにす
ればよい。
第６図に示された信号は、下記第１表および第２表に真
理値表として示されている。
理値表として示されている。
第１表
第２表
第３図に示された実際の回路ではセル３４は相互接続バ
ス７で接続されている。このときたとえば前記セル３．
４の接続によって第７図に示される回路が構成されるも
のとし、このセル３４の接続によって新たな機能［Ｃ］
が実現される場合を想定する。
ス７で接続されている。このときたとえば前記セル３．
４の接続によって第７図に示される回路が構成されるも
のとし、このセル３４の接続によって新たな機能［Ｃ］
が実現される場合を想定する。
この第７図に示された回路の真理値表は下記第３表に示
されている。
されている。
第３表
すなわち、第７図に示された回路機能［０口よ、この真
理値表に対応する試験信号を端子ａ、ｂ。
理値表に対応する試験信号を端子ａ、ｂ。
ｅに入力し、前記真理値表に示された信号力く出力端子
ｄ、ｆに得られるかどうかを監視することによって検査
することができる。
ｄ、ｆに得られるかどうかを監視することによって検査
することができる。
このように、ＬＳＩチップ１の回路機能を検査するとき
には、セル３．４の各機能［Ａ］、［Ｂ］の組み合わせ
によって得た機能［Ｃ］に対応する試験信号を入力する
こととなるが、たとえば複数種類のスタンダード・セル
をそれぞれ数１０個程度使用したような大規模なＬＳＩ
チップでは、前記試験信号の作成のために多大な時間と
労力が必要となる。また仕様の異なるＬＳＩチップ毎に
それぞれに対応する試験信号を作成しなければならず、
しかも実際には試験信号を加えることができる端子の数
や種類に制限がることなどから、ＬＳＩチップの機能の
検査は困難番極めていた。
には、セル３．４の各機能［Ａ］、［Ｂ］の組み合わせ
によって得た機能［Ｃ］に対応する試験信号を入力する
こととなるが、たとえば複数種類のスタンダード・セル
をそれぞれ数１０個程度使用したような大規模なＬＳＩ
チップでは、前記試験信号の作成のために多大な時間と
労力が必要となる。また仕様の異なるＬＳＩチップ毎に
それぞれに対応する試験信号を作成しなければならず、
しかも実際には試験信号を加えることができる端子の数
や種類に制限がることなどから、ＬＳＩチップの機能の
検査は困難番極めていた。
この発明の目的は、機能の検査が格段に容易に行われる
ようにした半導体装置を提供することである。
ようにした半導体装置を提供することである。
（課題を解決するための手段〕
この発明の半導体装置は、複数のスタンダード・セルと
、 このスタンダード・セル間を接ｍ／遮断する切換手段と
、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにしたものである。
、 このスタンダード・セル間を接ｍ／遮断する切換手段と
、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにしたものである。
（作用）
この発明の構成によれば、各スタンダード・セル毎に、
各スタンダード・セルの各機能を検査するための試験信
号を記憶した記憶手段が設けられる。相互に接続すべき
スタンダード・セル間にはこのスタンダード・セル間を
接続／遮断する切換手段が設けられており、半導体装置
の機能の検査時には、前記切換手段は前記相互に接続す
べきスタンダード・セル間を遮断して、各スタンダード
・セルを独立させる。このようにして各スタンダード・
セルを独立させた状態で、前記記憶手段からの試験信号
を対応するスタンダード・セルに入力することによって
各スタンダード・セルの検査を行うことができる。
各スタンダード・セルの各機能を検査するための試験信
号を記憶した記憶手段が設けられる。相互に接続すべき
スタンダード・セル間にはこのスタンダード・セル間を
接続／遮断する切換手段が設けられており、半導体装置
の機能の検査時には、前記切換手段は前記相互に接続す
べきスタンダード・セル間を遮断して、各スタンダード
・セルを独立させる。このようにして各スタンダード・
セルを独立させた状態で、前記記憶手段からの試験信号
を対応するスタンダード・セルに入力することによって
各スタンダード・セルの検査を行うことができる。
このようにして、この発明では半導体装置の機能の検査
は各スタンダード・セルを個別的に検査することによっ
て行われる。前記機能の検査の後には、切換手段は前記
相互に接続すべきスタンダード・セル間を接続し、これ
によって半導体装置の全体としての機能を実現するため
の接続が達成される。
は各スタンダード・セルを個別的に検査することによっ
て行われる。前記機能の検査の後には、切換手段は前記
相互に接続すべきスタンダード・セル間を接続し、これ
によって半導体装置の全体としての機能を実現するため
の接続が達成される。
（実施例〕
第１図はこの発明の一実施例の半導体装置であるＬＳ４
チップ１０の構成を簡略化して示す平面図である。この
第１図において、前述の第３図に示された各部と同等の
部分には同一の参照符号を付して示す。
チップ１０の構成を簡略化して示す平面図である。この
第１図において、前述の第３図に示された各部と同等の
部分には同一の参照符号を付して示す。
このＬＳＩチップ１０は、複数のスタンダード・セルを
備えており、第１図にはそのうちの２個のスタンダード
・セル３．４（以下「セル３．４」などという、）のみ
が示されている。セル３．４間には、このセル３．４間
を接続／遮断する切換手段３４が設けられている。切換
手段３４とセル３との間はバス１１によって接続され、
切換手段３４とセル４との間はバス１２によって接続さ
れ前記セル３．４を含む複数のスタンダード・セルにお
いて相互に接続すべきスタンダード・セル間には前記切
換手段３４と同様な切換手段が設けられている。前記複
数のスタンダード・セルのそれぞれに関連して、各スタ
ンダード・セルの各機能を検査するための試験信号をそ
れぞれ記憶したＲＯＭ（リード・オンリ・メモリ）が設
けられており、前記セル３，４に対応するＲＯＭは参照
符号３１．４１でそれぞれ示されている。
備えており、第１図にはそのうちの２個のスタンダード
・セル３．４（以下「セル３．４」などという、）のみ
が示されている。セル３．４間には、このセル３．４間
を接続／遮断する切換手段３４が設けられている。切換
手段３４とセル３との間はバス１１によって接続され、
切換手段３４とセル４との間はバス１２によって接続さ
れ前記セル３．４を含む複数のスタンダード・セルにお
いて相互に接続すべきスタンダード・セル間には前記切
換手段３４と同様な切換手段が設けられている。前記複
数のスタンダード・セルのそれぞれに関連して、各スタ
ンダード・セルの各機能を検査するための試験信号をそ
れぞれ記憶したＲＯＭ（リード・オンリ・メモリ）が設
けられており、前記セル３，４に対応するＲＯＭは参照
符号３１．４１でそれぞれ示されている。
切換手段３４は、たとえばＬＳＩチップ１０がＭＯＳプ
ロセスで作製されるものであるときには、トライ・ステ
ート回路などによって構成される。
ロセスで作製されるものであるときには、トライ・ステ
ート回路などによって構成される。
この切換手段３４は、ＬＳＩチップ１０の機能の検査を
行うときには、セル３．４間を遮断し、この検査の終了
の後にはセル３．４間を接続する。
行うときには、セル３．４間を遮断し、この検査の終了
の後にはセル３．４間を接続する。
ＬＳＩチップ１０の機能の検査は、前記切換手段３４に
よってセル３．４間を遮断した状態で、各セル３，４に
それぞれ対応して設けたＲ ＯＭ３１゜４１からの試験
信号を人力し、この場合の各セル３．４の出力信号を監
視するようにして行われる。
よってセル３．４間を遮断した状態で、各セル３，４に
それぞれ対応して設けたＲ ＯＭ３１゜４１からの試験
信号を人力し、この場合の各セル３．４の出力信号を監
視するようにして行われる。
この出力信号の監視は、たとえば、前記ＲＯＭ３１゜４
１に、前記試験信号の入力に対して予想されるセル３．
４の各出力信号が記憶されているときには、この記憶し
た出力信号と実際の出力信号との一敗を検出することに
よって実現される。
１に、前記試験信号の入力に対して予想されるセル３．
４の各出力信号が記憶されているときには、この記憶し
た出力信号と実際の出力信号との一敗を検出することに
よって実現される。
前述のＬＳＩチップｌＯの機能の検査を簡単な例でさら
に詳細に説明する。たとえば第１図に示されたセル３，
４が第２図に示す回路機能をそれぞれ存しているものと
する。ＲＯＭ３１からの試験信号は入力端子Ｔｌ １．
Ｔ１２．Ｔ１３から入力され、ＲＯＭ４１からの試験信
号は入力端子Ｔ１４から入力される。入力端子Ｔ１１．
Ｔ１２とセル３の入力端子ＴＩ、Ｔ２との間にはそれぞ
れスイッチング手段Ｓｌ、Ｓ２が設けられており、前記
バス１１に接続された入力端子Ｔ３には、バス１２から
のセル４の出力信号と、入力端子Ｔ１３からの試験信号
とが前記切換手段３４によって切り換えられて与えられ
る。また入力端子Ｔ１４とセル４の入力端子Ｔ４との間
には、スイッチング手段Ｓ４が設けられている。
に詳細に説明する。たとえば第１図に示されたセル３，
４が第２図に示す回路機能をそれぞれ存しているものと
する。ＲＯＭ３１からの試験信号は入力端子Ｔｌ １．
Ｔ１２．Ｔ１３から入力され、ＲＯＭ４１からの試験信
号は入力端子Ｔ１４から入力される。入力端子Ｔ１１．
Ｔ１２とセル３の入力端子ＴＩ、Ｔ２との間にはそれぞ
れスイッチング手段Ｓｌ、Ｓ２が設けられており、前記
バス１１に接続された入力端子Ｔ３には、バス１２から
のセル４の出力信号と、入力端子Ｔ１３からの試験信号
とが前記切換手段３４によって切り換えられて与えられ
る。また入力端子Ｔ１４とセル４の入力端子Ｔ４との間
には、スイッチング手段Ｓ４が設けられている。
ＬＳＩチップ１０の検査に当たっては、スイッチング手
段３１．Ｓ２，３４は導通状態とされ、切換手段３４は
入力端子Ｔ３を入力端子Ｔ１３側に接続する。これによ
って、セル３にはＲＯＭ３１からの、セル４にはＲＯＭ
４１からの各試験信号が入力されることとなる。セル３
の入力端子Ｔｌ〜Ｔ３に入力される試験信号の一例と、
この試験信号の入力に対してセル３の機能が正常である
場合にセル３の出力端子Ｔ５に導出される信号とが下記
第４表に真理値表として示されており、またセル４に関
する同様な真理値表が下記第５表に示されている。なお
Ｔ６はセル４の出力端子である。
段３１．Ｓ２，３４は導通状態とされ、切換手段３４は
入力端子Ｔ３を入力端子Ｔ１３側に接続する。これによ
って、セル３にはＲＯＭ３１からの、セル４にはＲＯＭ
４１からの各試験信号が入力されることとなる。セル３
の入力端子Ｔｌ〜Ｔ３に入力される試験信号の一例と、
この試験信号の入力に対してセル３の機能が正常である
場合にセル３の出力端子Ｔ５に導出される信号とが下記
第４表に真理値表として示されており、またセル４に関
する同様な真理値表が下記第５表に示されている。なお
Ｔ６はセル４の出力端子である。
（以下余白）
第４表 第５表
したがって、出力端子Ｔ５．Ｔ６に上記第４表または第
５表に示される信号が導出されるかどうかを監視するこ
とにより、セル３．４の機能が正常であるかどうかを判
断することができる。
５表に示される信号が導出されるかどうかを監視するこ
とにより、セル３．４の機能が正常であるかどうかを判
断することができる。
このような検査の結果セル３，４を含む全てのスタンダ
ード・セルの各機能が正常であることが確かめられた後
には、前記スイッチング手段Ｓｌ。
ード・セルの各機能が正常であることが確かめられた後
には、前記スイッチング手段Ｓｌ。
Ｓ２．Ｓ４は遮断され、切換手段３４は入力端子Ｔ３を
パスライン１２側に接続させるように切り換えられる。
パスライン１２側に接続させるように切り換えられる。
この後ＬＳＩチップ１０はＬＳＩパッケージなどに封止
される。
される。
以上のようにこの実施例では、スタンダード・セル間を
切換手段３４などの切換手段によって遮断して各スタン
ダード・セルを独立させ、各スタンダード・セル毎の機
能の検査を行うことにより、ＬＳＩチップ１０の機能の
検査が行われる。この検査はＬＳＩチップ１０の全体の
機能のいわば近似的な検査であるが、検査箇所が細分化
されているためかえって故障箇所の発見が容易である。
切換手段３４などの切換手段によって遮断して各スタン
ダード・セルを独立させ、各スタンダード・セル毎の機
能の検査を行うことにより、ＬＳＩチップ１０の機能の
検査が行われる。この検査はＬＳＩチップ１０の全体の
機能のいわば近似的な検査であるが、検査箇所が細分化
されているためかえって故障箇所の発見が容易である。
しかも従来のようなＬＳＩチップの機能の検査では、実
際には端子数およびその種類の制限などのために試験信
号の自由度が小さく、このためその精度が限定されるこ
とを考え併せると、この実施例における検査では格段に
検査精度が向上されることが理解される。
際には端子数およびその種類の制限などのために試験信
号の自由度が小さく、このためその精度が限定されるこ
とを考え併せると、この実施例における検査では格段に
検査精度が向上されることが理解される。
またＲＯＭ３１．４１などに記憶した試験信号は、スタ
ンダード・セルの種類毎に標準化することができ、した
がってＬＳＩチップの開発のたび毎に新たに作成などす
る必要がなく、これによってＬＳＩチップの検査が格段
に容易に行われるようになる。
ンダード・セルの種類毎に標準化することができ、した
がってＬＳＩチップの開発のたび毎に新たに作成などす
る必要がなく、これによってＬＳＩチップの検査が格段
に容易に行われるようになる。
以上のようにこの発明の半導体装置によれば、半導体装
置を構成する各スタンダード・セル毎の検査を、各スタ
ンダード・セルを切換手段により独立させ、この独立し
たスタンダード・セルに各スタンダード・セルに対応し
て設けた記憶手段からの試験信号を入力することによっ
て行い、このようにして半導体装置全体の検査を行うよ
うにしているので、半導体装置の設計の変更などのたび
毎に新たに試験信号を作成する必要がなく、したがって
半導体装置の検査が格段に容易に行われるようになる。
置を構成する各スタンダード・セル毎の検査を、各スタ
ンダード・セルを切換手段により独立させ、この独立し
たスタンダード・セルに各スタンダード・セルに対応し
て設けた記憶手段からの試験信号を入力することによっ
て行い、このようにして半導体装置全体の検査を行うよ
うにしているので、半導体装置の設計の変更などのたび
毎に新たに試験信号を作成する必要がなく、したがって
半導体装置の検査が格段に容易に行われるようになる。
しかも、半導体装置の検査をスタンダード・セル毎にい
わば細分化して行うごとになるので、故障箇所の発見が
容易になるとともに、検査精度を向上することができる
ようになり、さらに検査の自由度を増大することができ
る。
わば細分化して行うごとになるので、故障箇所の発見が
容易になるとともに、検査精度を向上することができる
ようになり、さらに検査の自由度を増大することができ
る。
第１図はこの発明の一実施例の半導体装置であるＬＳＩ
チップ１０の基本的な構成を簡略化して示す平面図、第
２図は前記ＬＳＩチップｌＯの検査方法を説明するため
のブロック図、第３図は先行技術のＬＳＩチップ１の基
本的な構成を示す簡略化した平面図、第４図は前記ＬＳ
Ｉチップｌに入力される試験信号の一例を示す波形図、
第５図は前記ＬＳＩチップ１のスタンダード・セル３゜
４の各機能の一例を示すブロック図、第６図は第５図に
示されたスタンダード・セル３．４に入力すべき試験信
号およびそれに対応する出力信号を示す波形図、第７図
はスタンダード・セル３．４を接続して構成した回路機
能を示すブロック図である。 ｌＯ・・・ＬＳＩチップ（半導体装置）、３．４・・・
スタンダード・セル、３１．４１・・・ＲＯＭ（記憶手
段）、３４・・・切換手段 ４′ 第７図 Ｕ） °０ −Ｄυ Φ 弓 、Ω ℃ Φ
チップ１０の基本的な構成を簡略化して示す平面図、第
２図は前記ＬＳＩチップｌＯの検査方法を説明するため
のブロック図、第３図は先行技術のＬＳＩチップ１の基
本的な構成を示す簡略化した平面図、第４図は前記ＬＳ
Ｉチップｌに入力される試験信号の一例を示す波形図、
第５図は前記ＬＳＩチップ１のスタンダード・セル３゜
４の各機能の一例を示すブロック図、第６図は第５図に
示されたスタンダード・セル３．４に入力すべき試験信
号およびそれに対応する出力信号を示す波形図、第７図
はスタンダード・セル３．４を接続して構成した回路機
能を示すブロック図である。 ｌＯ・・・ＬＳＩチップ（半導体装置）、３．４・・・
スタンダード・セル、３１．４１・・・ＲＯＭ（記憶手
段）、３４・・・切換手段 ４′ 第７図 Ｕ） °０ −Ｄυ Φ 弓 、Ω ℃ Φ
Claims (1)
- 【特許請求の範囲】 複数のスタンダード・セルと、 このスタンダード・セル間を接続／遮断する切換手段と
、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038948A JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038948A JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216478A true JPH02216478A (ja) | 1990-08-29 |
| JPH07104392B2 JPH07104392B2 (ja) | 1995-11-13 |
Family
ID=12539429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038948A Expired - Fee Related JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104392B2 (ja) |
-
1989
- 1989-02-17 JP JP1038948A patent/JPH07104392B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104392B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |