JPH07506712A - 相補型マクロセル帰還回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 相補型マクロセル帰還回路 発明の分野 この発明はプログラマブル集積回路構造に関し、とくに論理ブロックおよび入力 ／出力バッファを相互配線構造に接続する相互接続回路に関する。

発明の背景 図１はこの発明の譲受人ジリツクス　インコーホレーテッド製造の製品など従来 技術の論理デバイスに用いられている回路を示す。Ｉ１０ブロック１５は集積回 路チップの外部ピンに線路１７を通じて接続され、入力バッファまたは出力バッ ファの形に構成できるプログラマブル入力／出力ブロックである。論理ブロック １３は線路１２などの線路に人力信号を受け、線路１４に出力信号を生ずる。

Ｉ１０ブロック１５が出力バッファの形に構成しである場合は、線路１４からの この出力信号は１１０ブロツク１５により外部ピンに印加される。Ｉ１０ブロッ ク１５か入力バッファの形に構成しである場合は、線路１６はビンからの信号を 万能配線マトリックス（ＵＩＭ）１１に伝達する。その代わりに、あるいは追加 的に、線路１４の信号をＵＩＭｌｌに帰還してもよい。二つの線路、すなわち、 線路１４および１６は論理ブロック１３の出力、並びにＩ１０ブロック１５の入 力および出力をＵＩＭＩＩに接続するように備わっている。通常のデバイスでは 、論理ブロックおよびＩ１０ブロックの多数の対が同一のＵＩＭＩＩに接続され る。

図１では、簡潔にするために反転３３および反転３７の付加的な線路対一つだけ を示しである。

ＵＩＭＩＩの交叉点には相互接続１８などのプログラマブル相互接続が配置しで ある。図２は相互接続１８の構成を示す。Ｅ　Ｐ　ＲＯＭ　Ｉ−ランジスタ１９ か接続を形成するようにプログラムされている場合は、反転１４の線路の高レベ ル信号はＥＰＲＯＭｌ−ランジスタ１９を導通状態にし、線路１２ｃの電圧が低 レベルに引き下げられる。プルアップ抵抗器２０が線路１２ｃをｖＣＣに接続し 、反転１４および反転１６などの線路が線路１２ｃに引き下げなければ、線路１ ２ｃを高レベルに保つようにする。このようにして、線路１２ｃは線路１４およ び１６並びにそれ以外の線路１２ｃへの接続線の間のＡＮＤ関数を生ずる。ＵＩ ＭＩＩの各交叉点は図２に示した回路１８のような回路を含む。ＵＩＭＩＩに入 る反転１４および反転１６などの多数の線路を有する実施例では、非常に幅の広 いＡＮＤ関数を発生できる。

ＵＩＭＩＩを用いてＮＡＮＤ、ＮＯＲおよびＯＲなどの追加の関数を発生できる のが望ましい。

また、デザインルールが小さくなり集積回路の集積度がより高まるに伴って、線 路１４および１６などの線路がチップ内のかなりの面積を占め得る。したがって 、必要な配線の形成に要する線路の数を最小限にし、各線路の有用性を最大限に することがめられる。

発明の概要 この発明によると、Ｉ１０ブロックからＵＩＭへの線路に現われる二者択一の関 数を選択する手段が提供される。Ｉ１０ブロックが入力バッファである場合に１ １０ブロツクから生ずる第１の信号の発生と、Ｉ１０ブロックが入力バッファで ない場合に論理ブロックからの論理信号出力の反転である第２の信号の発生との いずれかをマルチプレクサが選択する。すなわち、Ｉ１０ブロックからＵ［Ｍに 延びる二つの線路は第１の場合は ａ）論理ブロック出力信号および ｂ）Ｉ１０ブロック出力信号 を伝達し、第２の場合は ａ）論理ブロック出力信号および ｂ）論理ブロック出力信号の反転 を伝達する。これは、ＵｒＭへの入力として利用できる関数の数がＵＩＭに通ず る線路の数の増加を伴うことなく増加したことを意味する。重要なことは、論理 ブロック出力信号の反転がＵＩＭに供給され、ＡＮＤ、ＮＡＮＤ、ＯＲおよびＮ ＯＲなどの論理関数を同一のＵＩＭとプルアップ抵抗器との利用により発生でき ることである。（プルダウン抵抗器またはプルアップ抵抗器とプルダウン抵抗器 との組合せを代わりに用いることももちろんできる。）もう一つの実施例では、 Ｉ１０ブロックからＵＩＭに延びる二つの線路は第１の場合は ａ）Ｉ１０ブロック出力信号および ｂ）［１０ブロック出力信号の補数 を生じ、第２の場合は ａ）論理ブロック出力信号および ｂ）論理ブロック出力信号の補数 を生じ、第３の場合は ａ）論理ブロック出力信号および ｂ）論理ブロック出力信号 を生じ、第４の場合は ａ）Ｉ１０ブロック出力信号の補数およびｂ）論理ブロック出力信号の補数 を生ずる。このように、ＵＩＭに利用可能な関数の数はさらに増加する。

図面の簡単な説明 図１は論理ブロックおよびＩ１０ブロックを相互接続マトリクス（ＵＩＭ）に接 続する従来技術の回路を示す。

図２は図１のＵＩＭに用いる相互接続素子を示す。

図３は論理ブロックおよびＩ１０ブロックを相互接続マトリクスに接続するこの 発明の回路を示す。

図４および図５はこの発明の回路の他の実施例を示す。

好適な実施例の詳細な説明 図３に示すとおり、この発明のより高い柔軟性を達成するに要する回路は、一つ の実施例では、マルチプレクサ、インバータ、およびマルチプレクサ制御用信号 を含む。この回路および配線の組合せにより、従来技術の回路よりも小さいチッ プ面積に設計回路をインプリメントすることが可能になる。すなわち、多くの場 合、所望の論理関数をインプリメントするのに必要な反転を可能にするためにイ ンバータを設けなければならないからである。反転信号伝達用の付加的線路を追 加することなく付加的機能が追加される。したがって、チップの金属層の総面積 は増加しない。

図３の回路は図１にも含まれているいくつかの素子を含む。それら素子には両図 で同一の参照数字を付け、説明の繰返しはしない。図３には、インバータ２４、 マルチプレクサ２２、およびプログラム可能な選択ビット２１も示しである。線 路２３は、プログラム可能な選択ビット２１による選択に応じて、選択信号、す なわち線路１４の信号の補数、または線路１６のバッファ入力信号を伝達する。

Ｉ１０ブロック１５が出力バッファモードで動作している場合は、線路１６は不 要であり、線路１４および２３が論理ブロック１３の出力およびその補数の両方 をＵＩＭＩＩに伝達できる。Ｉ１０ブロック１５の不使用時にも真数および補数 信号を供給できる。Ｉ１０ブロック１５が入力バッファモードで動作している場 合は、選択ビット２１は、線路１６の入力バッファ信号を線路２３に接続するよ うに設定される。この場合だけ、線路１４の信号の補数は線路２３に得られない 。数多くの回路構成において、論理回路は、出力バッファの形に構成されたＩ１ ０バッファが真数および補数出力信号の両方を要する論理ブロックに物理的に組 み合わされるように位置づけである。したがって、配線密度の増加は不要であり 、論理ブロック出力信号の真数および補数の両方が供給される。

図４は、二つのモードか利用可能でそれらモードを選択ビット２１で選択する代 わりの実施例を示す。第１のモードでは、選択ビット２１が、線路１４の論理ブ ロック出力およびその補数すなわち反転１４の線路の出力を線路２７および２３ にそれぞれ供給するように、マルチプレクサ２６および２２を動作させる。第２ のモードでは、選択ビット２１は、線路１６のＩ１０ブロック出力およびその補 数すなわち反転１６の線路の出力を線路２３および２７にそれぞれ供給するよう に、マルチプレクサ２６および２２を動作させる。

図５は最大の柔軟性を備える実施例、すなわち線路２３および２７への供給信号 に二つの選択ビットによる四つの選択を可能にする実施例を示す。マルチプレク サ２２および２６の状態を個別に選択することにより、この回路は線路２３に反 転ＬＢ比出力たはＩ１０ブロック１５の出力を供給できる。また、この回路は線 路２７にＬＢ小出力たはＩ１０ブロック１５の出力の補数を供給できる。

上述の説明に照らして、この発明のこれら以外の実施例は当業者に自明であり、 それら実施例はこの発明の範囲に入るものである。

Claims (1)

1. 【特許請求の範囲】 論理ブロック出力信号を供給する第１の線路（１４）と、第２の信号を供給する 第２の線路（１６）と、前記論理ブロック出力信号の補数を生ずる手段（２４） と、第３の線路（２３）と、 前記論理ブロック出力信号の前記補数および前記第２の信号のうちの選択された 一方を前記第３の線路に供給する手段（２２）とを含む帰還回路。 ２．相互配線構造（１１）と、 前記第１の線路および前記第３の線路を前記相互配線構造にプログラム可能な形 で接続する手段（１９）と をさらに含む請求項１記載の帰還回路。 ３．前記第１の線路および前記第３の線路を前記相互配線構造にプログラム可能 な形で接続する手段が、前記第１または第３の線路（反転１４）による制御を受 けるゲートと、電源電圧（接地）を供給するソースと、前記相互配線構造内のも う一つの線路（１２ｃ）に接続されたドレインとを有するトランジスタ（１９） を接続の各々について含む請求項２記載の帰還回路。 ４．前記論理ブロック出力信号の前記補数および前記入力信号のうちの選択され た一方を前記第３の線路に供給する前記手段がマルチプレクサ（２２）を含む請 求項１記載の帰還回路。 ５．前記論理ブロック出力信号の補数を生ずる前記手段がインバータ（２４）を 含む請求項１記載の帰還回路。 ６．前記論理ブロック出力信号（１４）を入力信号として受けるようにプログラ ム可能であり前記第２の信号を前記第２の線路（１６）に供給するＩ／Ｏブロッ ク（１５）をさらに含む請求項１記載の帰還回路。 ７．論理ブロック出力信号（１４）を生ずる論理ブロック（１３）と、外部線路 （１７）に前記論理ブロック出力信号を、内部線路（１６）に前記外部線路から の信号を交互に供給するＩ／Ｏブロック（１５）と、第１の信号を供給する第１ の線路（２３）と、第２の信号を供給する第２の線路（２７）と、前記論理ブロ ック出力信号（１４または反転１４）に関連する信号および前記外部線路（１６ または反転１６）からの前記信号に関連する信号のうちの選ばれた一方を前記第 １の線路に供給する手段（２２）と、前記論理ブロック出力信号（１４または反 転１４）に関連する信号および前記外部線路（１６または反転１６）からの前記 信号に関連する信号のうちの選ばれた一方を前記第２の線路に供給する手段（２ ６）とを含む帰還回路。