CN117240297A - 一种适用于时域交织adc的高速数字码串化方法及电路 - Google Patents

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Abstract

本发明公开了一种适用于时域交织ADC的高速数字码串化方法及电路，该方法包括：基于第一采样时钟采集TI‑ADC不同通道的数据，得到若干组第一数字码；其中，第一采样时钟为各个通道自身的固有采样时钟；对第一采样时钟进行两两复用，得到若干第二采样时钟；利用若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。该方法通过复用采样时钟信号，逐级倍频，避免了不同频率时钟的相位差以及时钟分频后的延迟，保证了输出数字码的准确性。

Description

一种适用于时域交织ADC的高速数字码串化方法及电路
技术领域
本发明属于模数转换技术领域，具体涉及一种适用于时域交织ADC的高速数字码串化方法及电路。
背景技术
随着模数转换电路(Analog-to-Digital Conversion，ADC)不断向高速高精度的方向探索，其设计难度的挑战随之增大。为了同时满足速度和精度要求，近年来，时域交织ADC(Time-interleaved ADC，TI-ADC)设计技术得到很大发展，其优点在于利用多个中等速度的ADC通过时分复用的方式来实现一个高速的ADC，同时保留了单个ADC的精度的优势，在移动通讯、光传输等领域具有广阔的应用前景。而对于高速时域交织模数转换器的数据传输，需要对多通道ADC间的数字输出进行合并处理，将并行输出的数字码转为串行输出。
传统架构如图1所示，当CKP由低变为高，DFF0存储上一个周期的D00，DFF1存储上一个周期的D10，当CKP下降沿来临，DFF0＝D00赋给DOUT，且DFF1＝D10透传至L1，在下一个上升沿来临时，DOUT＝D10，从而数字码D0、D1被串行输出，但由于MUX选通时钟早于DFF和Latch的响应时间，选通时钟来临后，Latch还未来得及响应，会出现短暂的DOUT＝D10，之后当Latch输出D11，DOUT再变为D11，从而造成了非正常短暂的信号突变，即Glitch。
对与存在多路信号输出的情况，一般可采用Half-rate架构，各级均与图1工作原理相同，但各级需不断分频产生不同频率的时钟来控制，如图2所示，其为四通道并行输出的数字码转串行数字输出，第一级采样时钟需为第二级时钟的二分频，即第一级通过时钟clk/4将D0、D2和D1、D3串行输出D02和D13，再通过第二级时钟clk/2将D02、D13采样输出得到最终的串行数字码。
然而，上述针对多路信号输出的串化方法无法避免不同频率时钟的相位差问题，以及时钟分频后的延迟和原高频时钟间的相位差问题，从而影响了输出结果的准确性。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种适用于时域交织ADC的高速数字码串化方法及电路。本发明要解决的技术问题通过以下技术方案实现：
本发明的第一方面提供了一种适用于时域交织ADC的高速数字码串化方法，包括：
基于第一采样时钟采集TI-ADC不同通道的数据，得到若干组第一数字码；其中，所述第一采样时钟为各个通道自身的固有采样时钟；
对所述第一采样时钟进行两两复用，得到若干第二采样时钟；
利用所述若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
在本发明的第一方面的一个实施例中，还包括：
基于所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟；并基于所述相应级的采样时钟逐级进行对应数字码的两两串化，直至所有通道数据串化为一组数字码。
在本发明的第一方面的一个实施例中，对所述第一采样时钟进行两两复用，得到若干第二采样时钟，包括：
利用时钟发生器对两个待复用的第一采样时钟进行处理，生成第二采样时钟。
在本发明的第一方面的一个实施例中，利用时钟发生器对两个待复用的第一采样时钟进行处理，生成第二采样时钟，包括：
所述时钟发生器先利用或逻辑门对两个待复用的第一采样时钟进行处理，再进行二分频处理，从而得到第二采样时钟。
在本发明的第一方面的一个实施例中，利用所述若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码，包括：
将所述第二采样时钟作为选通时钟，当所述第二采样时钟为高电平时，输出第一采样时钟靠前通道的第一数字码，当所述第二采样时钟为低电平时，输出第一采样时钟靠后通道的第一数字码，从而将两个通道的第一数字码串化处理，得到一组串行数字码；
将所有第二采样时钟对应的两个通道的第一数字码均进行上述串化处理，得到若干组串行数字码。
在本发明的第一方面的一个实施例中，对所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟，包括：
利用异或逻辑门对所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟。
本发明的第二方面提供了一种适用于时域交织ADC的高速数字码串化电路，可用于实现第一方面提供的方法，所述电路包括若干触发器DFF和至少一级串化单元；其中，
所述若干触发器DFF用于存储基于第一采样时钟采集的ADC不同通道的第一数字码；所述第一采样时钟为各个通道自身的固有采样时钟；其中，
第一级串化单元包括若干时钟发生器和若干数据选择器；
所述若干时钟发生器用于对所述第一采样时钟进行两两复用，得到若干第二采样时钟；
第一级串化单元中的若干数据选择器用于基于不同的第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
在本发明的第二方面的一个实施例中，第二级之后的每一级串化单元均包括若干逻辑电路和若干数据选择器；其中，
每一级的逻辑电路基于所述第二采样时钟，逐级对上一级采样时钟进行两两复用，得到对应串化单元的采样时钟；
每一级的数据选择器用于基于相应级的采样时钟逐级进行对应数字码的两两串化。
本发明的有益效果：
1、本发明提供的适用于时域交织ADC的高速数字码串化方法通过复用采样时钟信号，逐级倍频，避免了不同频率时钟的相位差以及时钟分频后的延迟，保证了输出数字码的准确性；
2、本发明所有的时钟触发信号都处于对应信号的稳定期，不会出现短暂的信号突变，即在Latch传递信号稳定后选通时钟才会采样信号并输出，有效避免了Glitch现象，保证了数字码的采集精度，进而保证了输出数字码的准确性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是传统的数字码串化处理框架图；
图2是传统的Half-Rate架构进行数字码合并的框架图；
图3是本发明实施例提供的一种适用于时域交织ADC的高速数字码串化方法的流程示意图；
图4是本发明实施例提供的4通道TI-ADC的高速数字码串化方法的实现框架图及对应的时序图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
本实施例基于现有的Half-rate架构，提出了一种应用于TI-ADC的数字码输出技术，利用TI-ADC的已有多相位采样时钟，进行逐级倍频实现数字码的串行输出。请参见图3，图3是本发明实施例提供的一种适用于时域交织ADC的高速数字码串化方法的流程示意图。本发明提供的高速数字码串化方法的实现过程包括以下步骤：
步骤1：基于第一采样时钟采集TI-ADC不同通道的数据，得到若干组第一数字码；其中，第一采样时钟为各个通道自身的固有采样时钟。
具体而言，对于多通道TI-ADC，每个通道都有一个自身固有的采样时钟，本实施例称为第一采样时钟。在电路工作过程中，各个通道的固有采样时钟控制对应通道数据的采样频率。采样后得到的数字码称为第一数字码，一般将其分别存储在对应的DFF(D Flip-Flop，D类触发器)中。
步骤2：对第一采样时钟进行两两复用，得到若干第二采样时钟。
具体而言，本实施例设计了采样时钟复用技术，基于各个通道的固有采样时钟生成后级串化用的采样时钟。
此处，通过对第一采样时钟进行两两复用，可以得到若干第二采样时钟。
可选的，作为一种实现方式，本实施例采用了时钟生成器来进行时钟复用。其中，时钟发生器先利用或逻辑门对两个待复用的第一采样时钟进行处理，再通过二分频，得到第二采样时钟。
可以理解的是，在本实施例中，两两通道间的串化顺序是固定的，对应的采样时钟间隔相等。当ADC的通道数为4时，可以选择通道1与通道3的采样时钟进行复用，通道2与通道4的采样时钟进行复用。当ADC的通道数为8时，可以选择通道1与通道5的采样时钟进行复用，通道2与通道6的采样时钟进行复用，通道3与通道7的采样时钟进行复用，通道4与通道8的采样时钟进行复用。
步骤3：利用若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
具体而言，对于某一个第二采样时钟，将该第二采样时钟作为选通时钟，当第二采样时钟为高电平时，输出第一采样时钟靠前通道的第一数字码，当第二采样时钟为低电平时，输出第一采样时钟靠后通道的第一数字码，从而将两个通道的第一数字码串化处理，得到一组串化数字码。
将所有的第二采样时钟对应的两个通道的第一数字码均按照上述方法进行串化处理，可以得到若干组串行数字码。
可以理解的是，当通道数为4时，经过一次复用即可实现个通道数字码串化处理，当通道数大于4时，会得到至少两组串行数字码，因此需要再对第二采样时钟进行逐级复用。
则在步骤3之后，还包括：
步骤4：基于若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟；并基于相应级的采样时钟逐级进行对应数字码的两两串化，直至所有通道数据串化为一组数字码。
在本实施例中，可通过利用异或逻辑门实现若干第二采样时钟逐级两两复用。对应数字码的串化方法同上。
本发明提供的适用于时域交织ADC的高速数字码串化方法通过复用采样时钟信号，逐级倍频，避免了不同频率时钟的相位差以及时钟分频后的延迟，保证了输出数字码的准确性。
此外，本发明所有的时钟触发信号都处于对应信号的稳定期，不会出现短暂的信号突变，即在Latch传递信号稳定后选通时钟才会采样信号并输出，有效避免了Glitch现象，保证了数字码的采集精度，进而保证了输出数字码的准确性。
实施例二
在上述实施例一的基础上，本实施例提供了一种适用于时域交织ADC的高速数字码串化电路。本实施例提供的高速数字码串化电路包括若干触发器DFF和至少一级串化单元；其中，
若干触发器DFF用于存储基于第一采样时钟采集的ADC不同通道的第一数字码；第一采样时钟为各个通道自身的固有采样时钟；其中，
第一级串化单元包括若干时钟发生器和若干数据选择器；
若干时钟发生器用于对第一采样时钟进行两两复用，得到若干第二采样时钟；
第一级串化单元中的若干数据选择器用于基于不同的第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
可以理解的是，本实施例中的触发器DFF个数与通道数相等。
本实施例提供的电路可以实现上述实施例一提供的方法，详细过程可参考上述实施例一。由此，该电路也可以实现高精度的串行数字码输出。
下面以4通道ADC为例，对本发明提供的高速数字码串化电路及方法进行介绍。
请参见图4，图4是本发明实施例提供的4通道TI-ADC的高速数字码串化方法的实现框架图及对应的时序图。其中，
当通道数为4时，本实施例提供的适用于时域交织ADC的高速数字码串化电路包括四个触发器DFF和一级串化单元。其中，一级串化单元包括一个时钟发生器和一个数据选择器。
四个第一采样时钟SH-CK1～SH-CK4为各通道本身的采样时钟，第二采样时钟CK1mux由时钟SH-CK1和SH-CK3经过一个或逻辑门，再通过二分频得到；第二采样时钟CK2mux由时钟SH-CK2和SH-CK4经过一个或逻辑门，再通过二分频得到。下一级采样时钟CK3mux又由第二采样时钟CK1mux、CK2mux通过异或逻辑门来实现，作为MUX选通时钟。
需要说明的是，单通道ADC输出数字码要先用采样时钟进行打拍对齐，保证数字码一致，再利用CK1mux和CK2mux两个采样时钟将四个通道的数据串化，工作原理仍与图1所示的现有技术相同。当CK1mux为高电平时，输出CH1的第一个数字码，当CK2mux为高电平时，输出CH2的第一个数字码，当CK1mux、CK2mux为低电平时，对应输出CH3、CH4的数字码，从而得到两组串行数字码，最后通过CK3mux控制的Data-Mux将上级的数字码选择输出，得到最终的一组串行数字码。
此外，由图4中的时序图可以看出，本发明所有的时钟触发信号都处于对应信号的稳定期，不会出现短暂的信号突变，即在Latch传递信号稳定后选通时钟才会采样信号并输出，有效避免了Glitch现象，保证了数字码的采集精度，进而保证了输出数字码的准确性。
实施例三
在上述实施例二的基础上，当通道数大于4时，则需要设计多级串化单元，其中，第二级之后的每一级串化单元均包括若干逻辑电路和若干数据选择器；
每一级的逻辑电路基于第二采样时钟，逐级对上一级采样时钟进行两两复用，得到对应串化单元的采样时钟；
每一级的数据选择器用于基于相应级的采样时钟逐级进行对应数字码的两两串化。
可以理解的是，每一级串化单元所采用的数据选择器和逻辑电路个数逐级成倍递减。
下面以8通道ADC为例，对本发明提供的高速数字码串化方法及电路进行介绍。
对于8通道ADC的数字码输出处理，可在上述实施例三提供的4通道基础上，增加一路复用时钟产生，
具体的，当通道数为8时，该电路包括8个触发器DFF和两级串化单元，其中，第一级串化单元包括四个时钟发生器和四个数据选择器，用于对八个通道的第一采样时钟进行两两复用，生成四个第二采样时钟，四个第二采样时钟分别对相应通道的第一数字码进行两两串化处理，得到两组串行数字码。第二级串化单元包括一个逻辑电路和一个数据选择器。复用采样时钟信号通过逻辑处理生成，与上述过程一致。
整个过程需要三次串化处理，先两两通道串化。可以选择通道1与5、通道2与6、通道3与7、通道4与8进行串化，得到D15、D26、D37、D48。然后再对这四路数字码串化处理，分别对D15与D37、D26与D48进行串化处理，得到D1357、D2468，最后再将两路串化得到最终结果D1～8，串化工作原理均与上述一致，在此不再详述。
由此，可实现8通道ADC的数字码串化处理。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种适用于时域交织ADC的高速数字码串化方法，其特征在于，包括：
基于第一采样时钟采集TI-ADC不同通道的数据，得到若干组第一数字码；其中，所述第一采样时钟为各个通道自身的固有采样时钟；
对所述第一采样时钟进行两两复用，得到若干第二采样时钟；
利用所述若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
2.根据权利要求1所述的一种适用于时域交织ADC的高速数字码串化方法，其特征在于，还包括：
基于所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟；并基于所述相应级的采样时钟逐级进行对应数字码的两两串化，直至所有通道数据串化为一组数字码。
3.根据权利要求1所述的一种适用于时域交织ADC的高速数字码串化方法，其特征在于，对所述第一采样时钟进行两两复用，得到若干第二采样时钟，包括：
利用时钟发生器对两个待复用的第一采样时钟进行处理，生成第二采样时钟。
4.根据权利要求3所述的一种适用于时域交织ADC的高速数字码串化方法，其特征在于，利用时钟发生器对两个待复用的第一采样时钟进行处理，生成第二采样时钟，包括：
所述时钟发生器先利用或逻辑门对两个待复用的第一采样时钟进行处理，再进行二分频处理，从而得到第二采样时钟。
5.根据权利要求1所述的一种适用于时域交织ADC的高速数字码串化方法，其特征在于，利用所述若干第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码，包括：
将所述第二采样时钟作为选通时钟，当所述第二采样时钟为高电平时，输出第一采样时钟靠前通道的第一数字码；当所述第二采样时钟为低电平时，输出第一采样时钟靠后通道的第一数字码，从而将两个通道的第一数字码串化处理，得到一组串行数字码；
将所有第二采样时钟对应的两个通道的第一数字码均进行上述串化处理，得到若干组串行数字码。
6.根据权利要求2所述的一种适用于时域交织ADC的高速数字码串化方法，其特征在于，对所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟，包括：
利用异或逻辑门对所述若干第二采样时钟逐级进行两两复用，得到不同级的采样时钟。
7.一种适用于时域交织ADC的高速数字码串化电路，用于实现权利要求1-6任一项所述的方法，其特征在于，所述电路包括若干触发器DFF和至少一级串化单元；其中，
所述若干触发器DFF用于存储基于第一采样时钟采集的ADC不同通道的第一数字码；所述第一采样时钟为各个通道自身的固有采样时钟；其中，
第一级串化单元包括若干时钟发生器和若干数据选择器；
所述若干时钟发生器用于对所述第一采样时钟进行两两复用，得到若干第二采样时钟；
第一级串化单元中的若干数据选择器用于基于不同的第二采样时钟对相应两个通道的第一数字码进行两两串化处理，得到若干组串行数字码。
8.根据权利要求7所述的一种适用于时域交织ADC的高速数字码串化电路，其特征在于，第二级之后的每一级串化单元均包括若干逻辑电路和若干数据选择器；其中，
每一级的逻辑电路基于所述第二采样时钟，逐级对上一级采样时钟进行两两复用，得到对应串化单元的采样时钟；
每一级的数据选择器用于基于相应级的采样时钟逐级进行对应数字码的两两串化。
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