KR900008271Y1 - A/d변환기의 에러 조정회로 - Google Patents

A/d변환기의 에러 조정회로 Download PDF

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KR900008271Y1
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안시환
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation

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Abstract

내용 없음.

Description

A/D변환기의 에러 조정회로
제 1 도는 본 고안 A/D변환기의 에러조정회로의 블럭도.
제 2 도는 본 고안에서의 설명을 위한 신호 파형도로서, 2a 도는 A/D변환기 (나)의 출력 파형도, 2b 도는 클럭발생회로(라)의 클럭펄스 파형도, 2c 도는 플립플롭(FF)와 출력단자의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
가 : 샘플링홀더회로 나 : A/D변환기
다 : 신호처리회로 FF : D플립플롭
마 : 클럭발생회로 마 : 적분기
MAB : 최상위비트
본 고안은 R-DAT에 이용되는 A/D변환기의 에러 조정회로에 관한 것으로 특히 A/D변환기로 아날로그 신호를 디지탈신호로 변환중 출력되는 최상위비트를 이용하여 A/D변환중 발생되는 차동선형에러 및 오프에러를 보상할 수 있게한 A/D변환기의 에러조정 회로에 관한 것이다.
종래에는 A/D변환기의 성능에만 의존하여 A/D변환중에 발생되는 차동선형에러 및 오프세트에러 등으로 A/D변환기의 디지탈 데이타의 에러를 보상할 수 없어 A/D변환기의 성능을 저하시키게되는 결점을 가지고 있었다.
본 고안은 상기와 같은 결점을 해결하기 위하여 A/D변환기에서 변환된 디지탈데이타를 플립플롭에 입력하고 최상위비트검출을 위한 클럭발생회로를 이용하여 그 출력을 적분기로 적분시킨후 이적분된 소 전압을 샘플링홀더회로의 전단으로 궤환시켜 A/D변환중 발생되는 차동선형에러 및 오프세트에러를 보상할 수 있게한 것으로 이하 첨부된 도면에 의하여 본 고안을 상세히 설명하면 다음과 같다.
아날로그 신호를 디지탈 신호로 변환하기 위하여 샘플링 홀더회로(가)와 A/D변환기(나) 및 신호처리회로(다)로 구성된 A/D변환기의 조정회로에 있어서, 상기 A/D변환기(나)의 출력단자에 D플립플롭(FF)의 입력데이타 단자(D)를 연결하고, 상기 D플립플롭(FF)의 클럭단자(CLK)에는 최상위비트 데이타를 추출하기위한 클럭발생 회로(라)를 연결하여 상기 D플립플롭(FF)의 출력단자(Q)는 적분기(마)를 통하여 상기 샘플링 홀더회로(가)의 입력단자에 연결하여 구성한 것이다.
상기와 같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.
아날로그신호(Analog)가 샘플링 홀더회로(가)에 입력되면 이 아날로그신호는 샘플링 홀더회로(가)에 의하여 표본화 되어 A/D변환기(나)에 입력되게 된다.
따라서 A/D변환기 (나)에서는 상기 표본화된 아날로그 신호를 제 2a 도에 도시한 바와같이 디지탈 신호로 변환시켜 신호처리회로(다)에 입력시킴과 동시에 최상의 비트 조정회로인 D플립플롭(FF)의 입력데이타 단자(D)에 입력되고, 따라서 D플립플롭(FF)의 입력클럭단자(CLK)로 클럭발생회로(라)로부터 출력된 클럭신호(제 2b 도)가 동기 되어 D플립플롭(FF)의 출력단자로부터 제 2c 도에 도시한 바와같이 최상위 비트정보에 대한 파형을 출력시키게되고 따라서 D플립플롭(FF)의 출력단자로 부터 출력된 신호는 하나의 최상위 비트데이타의 정보를 다음 최상위비트 데이타가 변환할때까지 처음 정보를 유지하게 된다.
이때 D플립플롭(FF)의 출력단자로 부터 디지탈 데이타가 아날로그 신호의(+)측 신호의 최상위 비트를 0으로 디지탈 데이타가 아날로그신호의 (-)측 신호의 최상위비트를 1로 추출하여 적분기(마)에 입력시킨다.
이와같이 입력된 신호는 적분기(마)에 의하여 입력된 파형의 변화에 따라 출력 전압이 증감되어 나타나게 되고 이 증감되어 나타난 출력 전압은 샘플링홀더회로(가)의 전단으로 궤환되어 A/D변환중에 발생한 차동선형 에러 또는 미세한 오프세트 에러 편차를 보상해 주게되는 것이다.
이상에서 설명한 바와같이 본 고안은 오디오신호인 아날로그 신호를 오차가 적은 디지탈 신호로 변환하기 위하여 샘플링홀더회로, A/D변환기에 플립플롭, 클럭발생회로, 적분기를 연결하여 아날로그 신호를 디지탈 신호로 변환할때 발생되는 차동선형에레 및 오프세트 에러편차를 보상함으로써 원래의 아날로그 신호에 비하여 오차가 적은 디지탈 데이타를 얻을 수 있으므로 A/D변환기능을 향상 시켜줄 수 있는 장점을 제공해 줄 수 있는 것이다.

Claims (1)

  1. 아날로그신호를 디지탈신호로 변환하기 위하여 샘플링 홀더회로(가)와 A/D변환기 (나) 및 신호 처리회로(다)로 구성된 A/D변환기의 조정회로에 있어서, 상기 A/D변환기 (나)의 출력단자에 D플립플롭(FF)의 입력 데이타 단자(D)를 연결하고 상기 D플립플롭(FF)의 클럭단자(CLK)에는 최상위 비트 추출을 위한 클럭발생회로(라)를 연결하고 상기 D플립플롭(FF)의 출력단자는 적분기(마)를 통하여 상기 샘플링회로(가)의 입력단자에 연결하여 A/D변환중에 발생되는 에러를 보상할 수 있게한것을 특징으로 하는 A/D변환기의 에러 조정회로.
KR2019870019103U 1987-11-03 1987-11-03 A/d변환기의 에러 조정회로 KR900008271Y1 (ko)

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