KR20040006128A

KR20040006128A - 서브레인징 아날로그-디지털 변환기

Info

Publication number: KR20040006128A
Application number: KR1020020039664A
Authority: KR
Inventors: 이승훈; 문정웅
Original assignee: 주식회사 티엘아이
Priority date: 2002-07-09
Filing date: 2002-07-09
Publication date: 2004-01-24

Abstract

서브레인징 아날로그-디지털 변환기가 게시된다. 본 발명의 서브레인징 아날로그-디지털 변환기에 의하면, 기준 전압 발생부로부터 궁극적으로 하위 비교부로 제공되는 하위 기준 전압들이 하나의 먹서부를 통해 제공되며, 하위 비교부에 포함되는 비교기들은 양 또는 음의 하위 기준 전압차를 가지도록 제어될 수 있다. 본 발명의 서브레인징 ADC에 의하면, 기존의 경우 2개의 먹서부를 사용하는데 비해 하나의 먹서부만을 사용함으로써 먹서부의 스위치들과 공급선의 수를 절반정도로 감소시켜 본 발명의 서브레인징 ADC를 위한 전체 레이아웃 면적을 20% 가량 감소시킨다.

Description

서브레인징 아날로그-디지털 변환기{SUBRANGING ANALOG-TO-DIGITAL CONVERTER}

본 발명은 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)에 관한 것으로서, 더욱 상세하게는 고속으로 신호 처리가 가능한 서브레인징 아날로그-디지털 변환기(subranging ADC)에 관한 것이다.

ADC는 아날로그 정보와 반도체 칩의 디지털 정보를 상호 연결시켜주는 회로들 중의 하나로서, 반도체 산업에서 매우 중요한 역할을 수행하는 회로이다. 일반적으로, ADC는 CMOS 공정을 사용하여 고속 샘플링 주파수를 요구하는 응용에 대해서는 플래쉬(flash) 방식이 널리 사용되어 왔으나, 비트수에 따라 지수적으로 증가하는 면적과 전력 소모 때문에 실제 8비트 이상의 해상도를 필요로 하는 변환기에서는 서브레인징, 폴딩(folding) 또는 파이프라인(pipeline) 구조의 ADC가 선호되어 왔다.

이중 서브레인징 ADC는, 기본적으로 플래쉬 구조를 이용하여, 하나의 상위 비교부와 하나의 하위 비교부를 가지는 비교적 간단한 회로로 구성되어, 전력 소모 및 면적 측면에서 장점을 지닌다.

도 1은 종래의 서브레인징 ADC의 구성을 보여주는 도면이다. 종래의 서브레인징 ADC는 샘플홀드부(105), 기준전압 발생부(110), 상위 비교부(120), 양전위 먹서부(130), 음전위 먹서부(140), 선택로직부(150), 하위 비교부(160), 상위 인코더(170), 하위 인코더(180), 비트 결합부(190), 클락 발생부(195)로 구성된다.

상기 샘플홀드부(105)는, 소정 시점의 아날로그 신호(AIN)를 샘플링 및 홀딩하여, 샘플링 신호(INT)와 상보 샘플링 신호(INC)를 발생하며, 상기 샘플링신호(INT)와 상보 샘플링 신호(INC)는 상위 비교부(120)와 하위 비교부(160)로 제공된다.

기준전압 발생부(110)는 궁극적으로 상위 비교부(120)와 하위 비교부(160)에 제공되는 상위 기준 전압들(VREF(i,n), 여기서, i=1~(m-1))과, 하위 기준 전압들(VREF(i,j), 여기서, i=1~m-1, j=1~n-1)을 발생한다.

상위 비교부(120)는 (샘플링 신호(INT)와 전압-상보 샘플링 신호(INC)의 전압차, 본 명세서에서는, '샘플링 전압차'라 함)를 상위 기준 전압(VREF(i,n))에 의하여 형성되는 전압차와 비교하여, 상위 비교 신호들(MPDi, i=1~(m-1))을 발생한다.

선택로직부(150)는 상위 비교 신호들(MPDi)에 대응하여 특정되는 하나의 신호가 활성화되는 선택신호들(SPDi, i=1~m)을 상기 양전위 먹서부(130)과 상기 음전위 먹서부(140)로 제공한다.

상기 양전위 먹서부(130)와 상기 음전위 먹서부(140)는 상기 선택신호(SPDi)에 의하여 특정되는 범위의 상기 기준전압들을 제1 및 제2 하위 기준전압(MREFTj, MREFCj, 여기서, j=1~(n-1))로서, 각각 하위 비교부(160)의 정기준 전압입력단(REFT)과 부기준 전압입력단(REFC)으로 전송한다. 만약, 정기준 전압입력단(REFT)에 전송된 상기 기준전압들이 부기준 전압입력단(REFC)에 전송된 기준전압보다 큰 경우에는, 하위 비교부(160)에서 양전위의 기준전압차가 발생한다. 그리고, 정기준 전압입력단(REFT)에 전송된 상기 기준전압들이 부기준 전압입력단(REFC)에 전송된 기준전압보다 작은 경우에는, 하위 비교부(160)에서 음전위의 기준전압차가 발생한다.

한편, 상기 기준 전압 발생부(110)로부터 제공되는 모든 상위 기준 전압들(VREF(i,n))과 하위 기준 전압들(VREF(i,j))을 하위 비교부(160)의 정기준 전압입력단(REFT)과 부기준 전압입력단(REFC)으로 전송하기 위한 두 개의 먹서부는 다수개의 스위치들과 스위치 개수만큼의 공급선들로 이루어 진다.

하위 비교부(160)는 상기 '샘플링 전압차'를 상기 하위 기준 전압들(MREFTj, MRECj)에 의하여 형성되는 전압차와 비교하여, 디지털 신호(DOUT)의 하위 비트 데이터(DOL)를 생성시키는 하위 비교 신호들(LPDj, j=1~(n-1))을 발생한다.

상위 인코더(170)는 상위 비교 신호들(MPDi)을 인코딩하여, 상위 비트 데이터(DOM)를 제공한다. 하위 인코더(180)는 하위 비교 신호들(LPDj)을 인코딩하여, 하위 비트 데이터(DOL)를 제공한다. 그리고, 비트 결합부(190)는 상위 비트 데이터(DOM)와 하위 비트 데이터(DOL)를 결합하여, 디지털 신호(DOUT)를 제공한다.

그런데, 도 1에 도시되는 종래의 서브레인징 ADC에서는, 기준 전압 발생부(110)로부터 제공되는 상위 기준 전압들(VREF(i,n))과, 하위 기준 전압들(VREF(i,j))이 양전위 먹서부(130)와 음전위 먹서부(140)에 모두 제공된다.

이때, 상기 양전위 먹서부(130)와 음전위 먹서부(140)는 전체적으로 2*m*n 개의 스위치들로 구성된다. 예를 들어, 8bit 서브레인징 ADC에서 m=16, n=32의 경우, 2*16*32=1024개의 스위치가 내장된다. 그리고, 상기 양전위 먹서부(130)와 음전위 먹서부(140) 양쪽으로 기준 전압들을 공급하기 위한 공급선은 상기 스위치의 수에 비례하는데, 상기 스위치들과 그에 대응하는 공급선들의 레이아웃 면적은 서브레인징 ADC를 위한 전체 레이아웃 면적의 40% 정도를 차지한다.

그러므로, 도 1에 도시되는 종래의 서브레인징 ADC는 많은 스위치들과 그에 따른 공급선으로 인하여 큰 레이아웃 면적이 소요되고, 이로 인한 큰 기생 캐패시턴스 성분의 발생으로 인하여, 최고 동작 속도가 제한되는 문제점을 지닌다.

따라서, 본 발명의 목적은 기준 전압 발생부(110)로부터 하위 비교부(160)로 기준 전압들을 공급하기 위해 사용된 기존 2개의 먹서부 대신 하나의 먹서부만을 사용함으로써, 전체 레이아웃 면적을 감소시키는 서브레인징 ADC를 제공하는 데 있다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 서브레인징 ADC의 구성을 보여주는 도면이다.

도 2는 본 발명의 일실시예에 따른 서브레인징 ADC를 나타내는 도면이다.

도 3은 도 2의 기준전압 발생부를 구체적으로 도시하는 도면이다.

도 4는 도 2의 상위 비교부를 구체적으로 도시하는 도면이다.

도 5는 도 4의 상위 비교부에 포함되는 비교기를 구체적으로 나타내는 도면이다.

도 6은 도 2의 상기 하위 비교부를 구체적으로 도시하는 도면이다.

도 7은 도 6의 하위 비교부에 포함되는 비교기를 구체적으로 나타내는 도면이다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 외부로부터 입력되는 아날로그 신호를 소정 개수의 비트를 가지는 디지털 신호로 변환하는 아날로그-디지털 변환기에 관한 것이다. 본 발명의 아날로그-디지털 변환기는 소정 시점의 상기 아날로그 신호를 샘플링 및 홀딩하여, 홀딩된 상기 아날로그 신호에 대응하는 샘플링 신호와 상기 샘플링 신호에 대칭되는 상보 샘플링 신호를 발생하는 샘플홀드부; 순차적으로 증가하는 다수개의 기준 전압들을 생성하는 기준전압 발생부로서, 상기 기준 전압들은 소정 개수의 상기 상위 기준 전압들과 상기 상위 기준 전압들 사이에 있는 다수개의 하위 기준 전압들을 포함하는 상기 기준전압 발생부;소정의 샘플링 전압차를 소정의 상위 기준 전압차들과 비교하여, 상기 디지털 신호의 상위 비트 데이터에 대응하는 상위 비교 신호들을 발생하는 상위 비교부로서, 상기 샘플링 전압차는 상기 샘플링 신호와 상기 상보 샘플링 신호의 전압차이며, 상기 상위 기준 전압차들은 상기 상위 기준 전압들 사이의 상기 하위 전압들의 차들인 상기 상위 비교부; 상기 상위 비교 신호들을 인코딩하여, 상기 디지털 신호의 상위 비트 데이터를 생성하는 상위 인코더; 상기 상위 비교 신호들에 대응하여 활성화되는 특정의 선택신호와 부호 표시 신호를 발생하는 절대값 선택 로직부로서, 상기 활성화되는 특정의 선택신호는 상기 샘플링 전압차에 대응하는 신호이며, 상기 부호 표시 신호는 상기 샘플링 전압차에 대한 부호를 나타내는 상기 절대값 선택 로직부; 상기 기준 전압 발생부로부터 제공되는 상기 기준 전압들을 수신하며, 활성화되는 특정의 선택신호에 대응하는 소정의 상기 상위 기준 전압과 소정 범위의 상기 하위 기준 전압들을 선별하여 하위 기준 전압으로 제공하는 먹서부; 상기 샘플링 전압차를 소정의 하위 기준 전압차들과 비교하여, 상기 디지털 신호의 하위 비트 데이터에 대응하는 하위 비교 신호들을 발생하는 다수개의 비교기들을 포함하는 하위 비교부로서, 상기 하위 기준 전압차들은 상기 하위인 기준 전압들 사이의 전압차들인 상기 하위 비교부로서; 및 상기 하위 비교 신호들을 인코딩하여, 상기 디지털 신호의 하위 비트 데이터를 생성하는 하위 인코더를 구비한다. 그리고, 상기 하위 비교부의 상기 비교기들 각각은 상기 샘플링 전압차를, 특정되는 상기 하위 기준 전압차와 상기 하위 기준 전압차에 대하여 반대의 부호를 가지는 상보 하위 기준 전압차 중의 선택되는 어느 하나와 비교하되, 상기 선택은 상기 부호 표시신호에 의하여 결정된다.

바람직하기로는, 상기 하위 비교부의 비교기들 각각은 소정의 정비교 입력단의 전압과 소정의 부비교 입력단의 전압을 비교하는 비교 수단; 소정의 정기준전압 입력단과 부기준전압 입력단을 통하여, 상기 특정의 하위 기준 전압차를 나타내는 2개의 상기 하위 기준 전압을 수신하는 기준 전위 입력 수단; 소정의 제1 클락신호에 응답하여, 상기 샘플링 신호와 상기 상보 샘플링 신호를 각각 수신하는 제1 입력단과 제2 입력단을 가지는 샘플링 입력 수단으로서, 상기 제1 입력단과 상기 제2 입력단은 각각 상기 비교 수단의 상기 정비교 입력단과 상기 부비교 입력단을 커플링시키는 상기 샘플링 입력 수단; 상기 부호 표시 신호의 제1 상태에서 활성화될 수 있는 제1 스위칭 클락신호에 응답하여, 상기 기준 전위 입력 수단의 상기 정기준전압 입력단 및 상기 부기준전압 입력단을 각각 상기 샘플링 입력 수단의 제1 입력단 및 제2 입력단에 접속시키는 제1 스위칭 수단; 및 상기 부호 표시 신호의 제2 상태에서 활성화될 수 있는 제2 스위칭 클락신호에 응답하여, 상기 기준 전위 입력 수단의 상기 정기준전압 입력단 및 상기 부기준전압 입력단을 각각 상기 샘플링 입력 수단의 제2 입력단 및 제1 입력단에 접속시키는 제2 스위칭 수단을 구비한다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2는 본 발명의 일실시예에 따른 서브레인징 ADC를 나타내는 도면이다. 도 2를 참조하면, 본 실시예의 서브레인징 ADC는 샘플홀드부(205), 기준전압 발생부(210), 절대값 선택로직부(230), 먹서부(240), 하위비교부(260), 상위 인코더(270), 하위 인코더(280), 및 비트 결합부(290)로 구성된다.

상기 샘플홀드부(205)는 연속적으로 입력되는 아날로그 신호(AIN)를 소정 시점에서 샘플링 및 홀딩하여, 샘플링 신호(INT)와 상보 샘플링 신호(INC)를 발생한다. 이때, 상기 샘플링 신호(INT)는 샘플링되는 상기 아날로그 신호(AIN)에 대응하는 전압을 가진다. 그리고, 상기 상보 샘플링 신호(INC)는 소정의 공통 모드 신호(CML)를 중심으로, 상기 샘플링 신호(INT)에 대칭적이다. 즉, 상기 공통 모드 신호(CML)는 상기 샘플링 신호(INT)와 상기 상보 샘플링 신호(INC)의 평균 전압을 가진다.

기준전압 발생부(210)는, 도 3에서 구체적으로 도시되는 바와 같이, 다양한 전압 레벨의 기준 전압들을 생성한다. 본 명세서에서는, 기본 기준 전압(VREF(0,n))과 상위 기준 전압들(VREF(i,n), i=1~m)은 저항열의 왼쪽에 도시되고, 하위 기준 전압들(VREF(i,j), i=1~n, j=1~(m-1))은 저항열의 오른쪽에 도시된다. 상위 기준 전압들(VREF(i,n))은 순차적으로 증가하는 전압이다. 일 예로서, 상위 기준 전압(VREF(1,n))은 1V, 상위 기준 전압(VREF(2,n))은 2V, 상위 기준 전압(VREF(m,n))은 mV 등이다. 한편, 본 명세서에서, 상기 상위 기준 전압(VREF(m/2,n))은 '중간 기준 전압(VREFMID)'으로 칭한다.

하위 기준 전압들(VREF(i,j))은 상위 기준 전압들(VREF(i,n))의 범위 내에서 순차적으로 증가하는 전압이다. 즉, 하위 기준 전압들(VREF(1,j))은 상위 기준 전압(VREF(0,n))과 상위 기준 전압(VREF(1,n)) 사이에서 순차적으로 증가하는 전압이며, 하위 기준 전압들(VREF(m,j))은 상위 기준 전압(VREF(m-1,n)과 상위 기준 전압(VREF(m,n)) 사이에서 순차적으로 증가하는 전압이다. 일 예로서, 하위 기준 전압(VREF(1,1))은 0.1V, 하위 기준 전압(VREF(2,1))은 0.2V, 하위 기준 전압(VREF(3,1))은 0.3V 등이다.

다시 도 2를 참조하면, 상위 비교부(220)는 아날로그 신호(AIN)를 변환하여, 디지털 신호(DOUT)의 상위 비트 데이터(DOM)에 대응하는 상위 비교 신호들(MPDi, i=1~(m-1))을 발생한다. 즉, 상위 비교부(220)는 상기 샘플홀드회로(205)에 의하여 샘플링되는 소정의 샘플링 전압차를 소정의 상위 기준 전압차들과 비교하여 상위 비교 신호들(MPDi)을 발생한다.

상위 비교부(220)는 도 4에서 구체적으로 도시된다. 도 4를 참조하면, 상기 상위 비교부(220)는 정기준전압 입력단(REFT)과 부기준전압 입력단(REFC)으로 특정되는 상기 상위 기준전압(VREF(i,n))을 수신하는 다수개의 비교기(220_i, i=1~(m-1))를 포함한다. 즉, 상기 다수개의 비교기(220_i)는 샘플링 전압차(샘플링 신호(INT)와 전압-상보 샘플링 신호(INC)의 전압차)를 특정되는 상위 기준 전압차(VREFT-VREFC)와 비교하여, 상기 상위 비교 신호들(MPDi)을 발생한다. 여기서, VREFT과 VREFC는 각각 정기준전압 입력단(REFT)과 부기준전압 입력단(REFC)으로 입력되는 상위 기준전압(VREF(i,n))을 말한다.

도 4에서 알 수 있듯이, 상기 상위 비교부(220)에 포함되는 상기 비교기들(220_i)은 서로 대칭관계에 있다. 예를 들어, 비교기(220_(m-1))와 비교기(220_1)은 서로 대칭관계이다. 즉, 비교기(220_(m-1))에서는, 정기준전압 입력단(REFT)으로 상위기준전압(VREF(m-1,n))을, 부기준전압 입력단(REFC)으로 상위기준전압(VREF(1,n))을 수신한다. 반면에, 비교기(220_1)에서는, 정기준전압 입력단(REFT)으로 상위기준전압(VREF(1,n))을, 부기준전압 입력단(REFC)으로 상위기준전압(VREF(m-1,n))을 수신한다. 다시 기술하면, 상기 비교기(220_(m-1))는 상기 샘플링 전압차가 양(+)일 때, 상기 샘플링 전압차를 감지할 수 있다. 상기 비교기(220_1)는 상기 샘플링 전압차가 음(-)일 때, 상기 샘플링 전압차를 감지할 수 있다.

도 5는 상위 비교부(220)에 포함되는 비교기(220_i)를 구체적으로 나타내는 도면으로서, 비교기(220_1)가 대표적으로 도시된다. 도 5를 참조하면, 상기 비교기(220_1)는 비교수단(580)와 반전 래치수단(590)을 포함하여 구현된다.

상기 비교기(220_1)의 동작 원리를 살펴보면, 다음과 같다. 본 명세서에서, 제1 클락신호(CK1)와 제2 클락신호(CK2)는 펄스의 형태이면서, 교호적으로 활성화한다. 먼저, 제2 클락신호(CK2)가 활성화되면, 커패시터(C53)의 일측단자(N571)와 타측단자(N573)에는 각각 정입력단자(REFT)를 통하여 수신되는 상위 기준 전압(VREF(1,n))과 공통 모드 신호(CML)가 인가된다. 그러므로, 커패시터(C53)의 일측단자(N571)와 타측단자(N573)는 각각 'VREF(1,n)'과 'V(CML)'로 커플링된다. 본 명세서에서는 'V(CML)'은 공통 모드 신호(CML)의 전압을 의미한다. 그리고 커패시터(C54)의 일측단자(N575)와 타측단자(N577)에는 각각 부입력단자(REFC)를 통하여 수신되는 상위 기준 전압(VREF(m-1,n))와 공통 모드 신호(CML)가 인가된다. 그러므로, 커패시터(C54)의 일측단자(N575)와 타측단자(N577)는 각각 'VREF(m-1,n)'와 'V(CML)'로 커플링된다.

계속하여, 제2 클락신호(CK2)가 디스에이블되고 제1 클락신호(CK1)가 활성화되면, 단자(N571)의 전압은 'V(INT)'으로 되며, 단자(N573)는 상기 커패시터(C53)에 커플링되어, 전압 'V(CML)+V(INT)-VREF(1,n)'로 된다. 본 명세서에서는 'V(INT)'는 샘플링 신호(INT)의 전압을 의미한다. 이때, 단자(N575)의 전압은 'V(INC)'으로 되며, 단자(N577)는 상기 커패시터(C54)에 커플링되어, 전압 'V(CML)+V(INC) -VREF(m-1,n)'로 된다. 본 명세서에서는 'V(INC)'는 상보 샘플링 신호(INC)의 전압을 의미한다.

결국, 비교수단(580)은 상기 단자(N573)의 전압 'V(CML)+V(INT)-VREF(1,n)'와 상기 단자(N577)의 전압 'V(CML)+V(INC)-VREF(m-1,n)'을 비교한다. 다시 기술하면, 상기 비교부(580)는 샘플링 전압차 'V(INT)-V(INC)' 와 기준 전압차'VREF(1,n)-VREF(m-1,n)'를 비교하는 결과로 된다. 상기 비교수단(580)의 출력신호(N582)는 상기 반전래치부(590)에 의하여 반전래치되며, 출력단(OUTT)를 통하여 상위 비교 신호(MPD1)로 제공된다.

정리하면, 상위 비교 신호(MPD1)는 상기 샘플링 전압차 'V(INT)-V(INC)'가 기준 전압차 '(VREF(1,n)-VREF(m-1,n))' 보다 큰 경우에는 로직 "하이(high)", 작은 경우에는 로직 "로우(low)"가 된다. 즉, 상위 비교 신호(MPDN1)는 샘플링 전압차가 특정의 상위 기준 전압차보다 큰 경우에는 로직 "하이(high)", 작은 경우에는 로직 "로우(low)"가 된다.

도 4에 도시되는 다른 비교기들도, 도 5의 비교기와 동일한 원리로 동작하므로, 그에 대한 구체적인 기술은 생략된다.

다시 도 2를 참조하면, 상기 절대값 선택로직부(230)는 상위 비교 신호들(MPDi)을 수신하여, 선택신호들(SPDi, i=1~m/2)과 부호 표시 신호(MSB)를 발생한다. 여기서, 선택신호들(SPDi) 중에서 특정의 하나가, 상위 비교 신호들(MPDi)에 대응되어 활성화된다. 한편, 상기 부호 표시 신호(MSB)는 상기 샘플링 전압차의 부호 즉, 양(+)인지 음(+)인지를 표시한다. 상위 비교부(220)에 포함되는 비교기(220_m/2)는 상기 샘플링 전압차와 상기 상위 기준 전압차 (VREF(m/2,n)- VREF(m/2,n))를 비교하게 되며 결국 상기 샘플링 전압차의 부호를 출력한다. 따라서 상기 부호 표시 신호 (MSB)는 비교기 (220_m/2)의 출력과 일치한다. 상기 샘플링 신호(INT)와 상보 샘플링 신호(INC)의 전압차는 같고, 부호가 반대인 경우, 활성화되는 상기 선택신호(SPDi)는 동일하고, 상기 부호 표시 신호(MSB)의 로직만 다르게 된다.

상기 절대값 선택로직부(230)의 구현은 당업자에게는 자명하므로, 본 명세서에는 그에 대한 구체적인 기술은 생략된다.

상기 먹서부(240)는 상기 선택신호들(SPDi)에 의하여 특정되는 범위의 상위 기준 전압들(VREF(i,n))과, 하위 기준 전압들(VREF(i,j))을 선택하여, 제1 하위 기준 전압(MREFTj, j=1~(n-1))과 제2 하위 기준 전압(MREFCj, j=1~(n-1))으로 제공한다. 바람직하기로는, 상기 제1 하위 기준 전압(MREFTj, j=1~(n-1))은 상기 중간 기준 전압(VREFMID)보다 큰 전압이며, 상기 제2 하위 기준 전압(MREFCj, j=1~(n-1))은 상기 중간 기준 전압(VREFMID)보다 작은 전압이다. 예를 들면, 상기 샘플링 신호(INT)와 상기 상보 샘플링 신호(INC)의 전압차(X)가 식(1)의 범위에 포함된다면,

VREF(m-2,n)-VREF(2,n)≤X ≤VREF(m-1,n)-VREF(1,n)-------(1)

상기 제1 하위 기준 전압(MREFTj, j=1~(n-1))는 VREF(m-1,j, 여기서 j=(n-1)~1)이며, 상기 제2 하위 기준 전압(MREFCj, j=1~(n-1))는 VREF(1,j, 여기서 j=1~(n-1))이다. 만약, 상기 샘플링 신호(INT)와 상기 상보 샘플링 신호(INC)의 전압차가 상기 X와 크기는 같고 부호가 반대의 경우 즉, -X의 경우, 전압차 (-X)는 식(2)의 범위에 포함이 되며 상기 제1 하위 기준 전압(MREFTj, j=1~(n-1))는 VREF(m-1,j, 여기서 j=(n-1)~1)이며, 상기 제2 하위 기준 전압(MREFCj, j=1~(n-1))는 VREF(1,j, 여기서 j=1~(n-1))으로 X의 경우와 일치한다.

VREF(1,n)-VREF(m-1,n)≤-X ≤VREF(2,n)-VREF(m-2,n)-------(2)

한편, 본 발명의 서브레인징 ADC에서는, 상기 중간 기준 전압(VREFMID)보다 큰 범위의 상위 기준 전압들(VREF(i,n))과, 하위 기준 전압들(VREF(i,j))을 전송하기 위한 공급선은 상기 먹서부(240)에서 하위 비교부(260)의 정기준 전압입력단(REFT)으로 배치된다. 반면에, 상기 중간 기준 전압(VREFMID)보다 작은 범위의 상위 기준 전압들(VREF(i,n))과, 하위 기준 전압들(VREF(i,j))을 전송하기 위한 공급선은 상기 먹서부(240)에서 하위 비교부(260)의 부기준 전압입력단(REFC)으로 배치된다.

이는, 도 1의 종래기술에서, 상기 기준 전압 발생부(110)로부터 제공되는 모든 상위 기준 전압들(VREF(i,n))과 하위 기준 전압들(VREF(i,j))을 상기 양전위 먹서부(130)와 상기 음전위 먹서부(140)에서 하위 비교부(160)의 정기준 전압입력단(REFT)과 부기준 전압입력단(REFC) 모두로 공급선이 배치되는 것에 비하여, 하나의 먹서부(240)에서 하위 비교부(260)로 공급선이 배치됨으로써 먹서부를 이루는 스위치와 공급선의 수가 종래 기술에 비해 절반으로 감소하게 된다.

이와 같은, 공급선과 스위치 수의 감소에 의한 본 발명의 서브레인징 ADC를 위한 레이아웃 면적은 종래에 비해 약 20% 정도 감소하는 효과를 가져온다.

하위 비교부(260)는 아날로그 신호(AIN)를 변환하여, 디지털 신호(DOUT)의 하위 비트 데이터(DOL)에 대응하는 하위 비교 신호들(LPDj, j=1~(n-1))을 발생한다. 즉, 하위 비교부(260)는 상기 샘플홀드회로(205)에 의하여 샘플링되는 아날로그 신호(AIN)에 대응되는 샘플링 신호(INT)와 상보 샘플링 신호(INC)의 전압차를 감지하여, 하위 비교 신호들(LPDj)을 발생한다.

상기 하위 비교부(260)는 도 6에서 구체적으로 도시된다. 도 6을 참조하면, 상기 하위 비교부(260)는 정기준전압 입력단(REFT)으로 상기 제1 하위 기준 전압(MREFTj)을, 부기준전압 입력단(REFC)으로 제2 하위 기준 전압(MREFCj)을 각각 특정하여 수신하는 다수개의 비교기(260_j, j=1~(n-1))를 포함한다. 즉, 상기 다수개의 비교기(260_j)는 샘플링 전압차(샘플링 신호(INT)와 전압-상보 샘플링 신호(INC)의 전압차)를 특정되는 하위 기준 전압차(MREFTj-MREFCj)와 비교하여, 상기 하위 비교 신호들(LPDj)을 발생한다.

도 7은 하위 비교부(260)에 포함되는 비교기(260_j)를 구체적으로 나타내는 도면으로서, 비교기(260_1)가 대표적으로 도시된다. 도 7을 참조하면, 상기 비교기(260_1)는 비교수단(780), 기준 전위 입력 수단(720), 샘플링 입력 수단(770), 제1 스위칭 수단(740) 및 제2 스위칭 수단(730)을 포함한다.

상기 비교 수단(780)은 정비교 입력단(COMP)과 부비교 입력단(COMM)으로 수신되는 신호의 전압을 비교한다. 상기 기준 전압 입력 수단(720)은 정기준전압 입력단(REFT)과 부기준전압 입력단(REFC)을 통하여, 특정되는 제1 및 제2 하위 기준 전압(MREFT1, MREFC1)을 수신한다. 상기 제1 및 제2 하위 기준 전압(MREFT1, MREFC1)의 전압차는 본 명세서에서 '하위 기준 전압차'라 칭할 수 있다.

상기 샘플링 입력 수단(770)은 소정의 제1 클락신호(CK1)에 응답하여, 상기 샘플링 신호(INT)와 상기 상보 샘플링 신호(INC)를 각각 수신하는 제1 입력단(N771)과 제2 입력단(N775)을 가진다. 이때, 상기 비교 수단(780)의 정비교 입력단(COMP)와 연결되는 단자(N773)와 부비교 입력단(COMM)와 연결되는 단자(N777)에는, 상기 공통 모드 신호(CML)이 연결된다. 그리고, 상기 단자(N773)는 커패시터(C73)에 의하여 상기 제1 입력단(N771)와 커플링되고, 상기 단자(N777)는 커패시터(C75)에 의하여 상기 제2 입력단(N775)와 커플링된다.

상기 제1 스위칭 수단(740)은 제1 스위칭 클락신호(CK2T)에 응답하여, 상기 기준 전위 입력 수단(720)의 상기 정기준전압 입력단(REFT)를 상기 샘플링 입력 수단(770)의 제1 입력단(N771)에, 상기 부기준전압 입력단(REFC)을 상기 제2 입력단(N775)에 접속시킨다.

상기 제2 스위칭 수단(730)은 제2 스위칭 클락신호(CK2C)에 응답하여, 상기 기준 전위 입력 수단(720)의 상기 정기준전압 입력단(REFT)를 상기 샘플링 입력 수단(770)의 제2 입력단(N775)에, 상기 부기준전압 입력단(REFC)을 상기 제1 입력단(N771)에 접속시킨다.

다시 기술하면, 상기 제1 스위칭 수단(740) 및 상기 제2 스위칭 수단(730)에 의하여, 상기 기준 전위 입력 수단(720)의 상기 정기준전압 입력단(REFT)과 상기 부기준전압 입력단(REFC)이, 상기 샘플링 입력 수단(770)의 제1 입력단(N771) 또는 제2 입력단(N775)에 선택적으로 연결될 수 있다. 그러므로, 하나의 비교기(260_1)을 이용하여, 상기 하위 기준 전압차를 양(+) 및 음(-)으로 선택적으로 설정할 수 있게 된다.

상기 제1 스위칭 클락신호(CK2T)와 제2 스위칭 클락신호(CK2C)는 로직수단(710)으로부터 제공되는 신호이다. 상기 제1 스위칭 클락신호(CK2T)는 상기 부호 표시 신호(MSB)의 제1 상태(즉, 상기 '샘플링 전압차'가 양(+)일 때의 논리상태)에서 제2 클락신호(CK2)에 응답하여 활성화된다. 상기 제2 스위칭 클락신호(CK2C)는 상기 부호 표시 신호(MSB)의 제2 상태(즉, 상기 '샘플링 전압차'가 음(-)일 때의 논리상태)에서 제2 클락신호(CK2)에 응답하여 활성화된다.

상기 비교수단(780)의 출력신호(N782)는 상기 반전래치부(790)에 의하여 반전래치되며, 출력단(OUTT)를 통하여 하위 비교 신호(LPD1)로 제공된다.

상기 비교기(260_1)는 도 5에 도시되는 비교기(220_1)와 비교하면, 비교시점에 다소의 차이가 있다. 즉, 도 5에 도시되는 비교기(220_1)는 제2 클락신호(CK2)의 발생이후, 제1 클락신호(CK1)가 발생하는 시점에서의 비교수단(580)의 두 입력전압을 비교하는 반면에, 도 6에 도시되는 비교기(260_1)는 제1 클락신호(CK1)의 발생이후, 제2 클락신호(CK2)가 발생하는 시점에서의 비교수단(780)의 두 입력전압을 비교한다. 그러나, 상기 비교기(260_1)의 동작 원리는 도 5에 도시되는 비교기(220_1)와 거의 동일하므로, 그 동작원리의 이해는 당업자에게는 자명하다. 그러므로, 본 명세서에서는 그 구체적인 기술이 생략된다. 또한, 도 6에 도시되는 다른 비교기들도 도 7의 비교기와 동일한 구성을 가지므로, 그에 대한 구체적인 기술도 생략된다.

다시 도 2를 참조하면, 상위 인코더(270)는 상위 비교 신호들(MPDi)을 인코딩하여, 상위 비트 데이터(DOM)를 제공한다. 하위 인코더(280)는 하위 비교 신호들(LPDj)을 인코딩하여, 하위 비트 데이터(DOL)를 제공한다. 그리고, 비트 결합부(290)는 상위 비트 데이터(DOM)와 하위 비트 데이터(DOL)를 결합하여, 디지털 신호(DOUT)를 제공한다.

그리고, 클락 발생부(295)는 제1 및 제2 클락신호(CK1, CK2)를 발생한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 실시예에서는, 도 5의 단자(N573)와 단자(N577), 그리고 도 7의 단자(N773)와 단자(N777)은 공통 모드 신호(CML)로 프리차아지되는 것으로 기술되었다. 그러나, 상기 단자들(N573, N577, N773, N777)은 접지전압(VSS) 등과 같이 다른 고정된 바이어스전압으로 프리차아지될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기와 같은 구성을 가지는 본 발명의 서브레인징 ADC에 의하면, 기준 전압 발생부(210)으로부터 제공되는 상위 기준 전압들(VREF(i,n))과, 하위 기준 전압들(VREF(i,j))을 하나의 먹서부(240)만을 이용하여 하위 비교부(260)에 전달하며, 하위 비교부(260)에 포함되는 비교기에서 양(+) 또는 음(-)의 하위 기준 전압차를 가지도록 제어될 수 있다. 그러므로, 본 발명의 서브레인징 ADC에 의하면, 기존의 경우 2개의 먹서부를 사용하는데 비해 하나의 먹서부만을 사용함으로써 먹서부의 스위치들과 공급선의 수를 절반수준으로 감소시켜, 전체 레이아웃 면적을 20% 가량 감소시킨다.

Claims

외부로부터 입력되는 아날로그 신호를 소정 개수의 비트를 가지는 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서,

소정 시점의 상기 아날로그 신호를 샘플링 및 홀딩하여, 샘플링되는 상기 아날로그 신호에 대응하는 샘플링 신호와 상기 샘플링 신호에 대칭되는 상보 샘플링 신호를 발생하는 샘플홀드부;

순차적으로 증가하는 다수개의 기준 전압들을 생성하는 기준전압 발생부로서, 상기 기준 전압들은 소정 개수의 상기 상위 기준 전압들과 상기 상위 기준 전압들 사이에 있는 다수개의 하위 기준 전압들을 포함하는 상기 기준전압 발생부;

소정의 샘플링 전압차를 소정의 상위 기준 전압차들과 비교하여, 상기 디지털 신호의 상위 비트 데이터에 대응하는 상위 비교 신호들을 발생하는 상위 비교부로서, 상기 샘플링 전압차는 상기 샘플링 신호와 상기 상보 샘플링 신호의 전압차이며, 상기 상위 기준 전압차들은 상기 상위 기준 전압들 사이의 전압차들인 상기 상위 비교부;

상기 상위 비교 신호들을 인코딩하여, 상기 디지털 신호의 상위 비트 데이터를 생성하는 상위 인코더;

상기 상위 비교 신호들에 대응하여 활성화되는 특정의 선택신호와 부호 표시 신호를 발생하는 절대값 선택 로직부로서, 상기 활성화되는 특정의 선택신호는 상기 샘플링 전압차의 절대값에 대응하는 신호이며, 상기 부호 표시 신호는 상기 샘플링 전압차의 부호를 나타내는 상기 절대값 선택 로직부;

상기 기준 전압 발생부로부터 제공되는 상기 기준 전압들을 수신하며, 활성화되는 특정의 선택신호에 대응하는 소정의 상기 상위 기준 전압과 소정 범위의 상기 하위 기준 전압들을 선별하여 하위 기준 전압으로 제공하는 먹서부;

상기 샘플링 전압차를 소정의 하위 기준 전압차들과 비교하여, 상기 디지털 신호의 하위 비트 데이터에 대응하는 하위 비교 신호들을 발생하는 다수개의 비교기들을 포함하는 하위 비교부로서, 상기 하위 기준 전압차들은 상기 하위인 기준 전압들 사이의 전압차들인 상기 하위 비교부로서; 및

상기 하위 비교 신호들을 인코딩하여, 상기 디지털 신호의 하위 비트 데이터를 생성하는 하위 인코더를 구비하며,

상기 하위 비교부의 상기 비교기들 각각은

상기 샘플링 전압차를, 특정되는 상기 하위 기준 전압차와 상기 하위 기준 전압차에 대하여 반대의 부호를 가지는 상보 하위 기준 전압차 중의 선택되는 어느 하나와 비교하되, 상기 선택은 상기 부호 표시 신호에 의하여 결정되는 것을 특징으로 하는 아날로그-디지털 변환기.
제1 항에 있어서, 상기 하위 비교부의 비교기들 각각은

소정의 정비교 입력단의 전압과 소정의 부비교 입력단의 전압을 비교하는 비교 수단;

소정의 정기준전압 입력단과 부기준전압 입력단을 통하여, 상기 특정의 하위 기준 전압차를 나타내는 2개의 상기 하위 기준 전압을 수신하는 기준 전위 입력 수단;

소정의 제1 클락신호에 응답하여, 상기 샘플링 신호와 상기 상보 샘플링 신호를 각각 수신하는 제1 입력단과 제2 입력단을 가지는 샘플링 입력 수단으로서, 상기 제1 입력단과 상기 제2 입력단은 각각 상기 비교 수단의 상기 정비교 입력단과 상기 부비교 입력단을 커플링시키는 상기 샘플링 입력 수단;

상기 부호 표시 신호의 제1 상태에서 활성화될 수 있는 제1 스위칭 클락신호에 응답하여, 상기 기준 전위 입력 수단의 상기 정기준전압 입력단 및 상기 부기준전압 입력단을 각각 상기 샘플링 입력 수단의 제1 입력단 및 제2 입력단에 접속시키는 제1 스위칭 수단; 및

상기 부호 표시 신호의 제2 상태에서 활성화될 수 있는 제2 스위칭 클락신호에 응답하여, 상기 기준 전위 입력 수단의 상기 정기준전압 입력단 및 상기 부기준전압 입력단을 각각 상기 샘플링 입력 수단의 제2 입력단 및 제1 입력단에 접속시키는 제2 스위칭 수단을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제2 항에 있어서,

상기 비교기의 상기 정비교 입력단과 상기 부비교 입력단은

상기 제1 클락신호에 응답하여, 소정의 바이어스 전압으로 프리차아지되는것을 특징으로 하는 아날로그-디지털 변환기.
제3 항에 있어서, 상기 바이어스 전압은

상기 샘플링 신호와 상기 상보 샘플링 신호의 평균 전압인 것을 특징으로 하는 아날로그-디지털 변환기.
외부로부터 입력되는 아날로그 신호를 소정 개수의 비트를 가지는 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서,

소정 시점의 상기 아날로그 신호에 대응되는 샘플링 전압차를 감지하여, 상기 디지털 신호의 상위 비트 데이터에 대응하는 상위 비교 신호들을 발생하는 상위 비교부; 및

상기 샘플링 전압차를 감지하여, 상기 디지털 신호의 하위 비트 데이터에 대응하는 하위 비교 신호들을 발생하는 하위 비교부로서, 다수개의 비교기들을 포함하는 상기 하위 비교부를 구비하며,

상기 하위 비교부의 비교기들 각각은

상기 샘플링 전압차를, 특정되는 하위 기준 전압차와 상기 하위 기준 전압차에 대하여 반대의 부호를 가지는 상보 하위 기준 전압차 중의 선택되는 어느 하나와 비교하되, 상기 선택은 상기 샘플링 전압차의 부호에 의하여 결정되는 것을 특징으로 하는 아날로그-디지털 변환기.