JP3331276B2 - 単一のコンバータモジュールを使用する二重入力アナログ−ディジタルコンバータ - Google Patents
単一のコンバータモジュールを使用する二重入力アナログ−ディジタルコンバータInfo
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、２つのアナログ信号の
多重化を提供する、そして単に１つのコンバータモジュ
ールを必要とするのみの、ハーフフラッシュ型のアナロ
グーディジタルコンバータ（ＡＤＣ）に関する。このコ
ンバータは、テレビジョン信号を処理するために都合良
く用いられる。
多重化を提供する、そして単に１つのコンバータモジュ
ールを必要とするのみの、ハーフフラッシュ型のアナロ
グーディジタルコンバータ（ＡＤＣ）に関する。このコ
ンバータは、テレビジョン信号を処理するために都合良
く用いられる。
【０００２】
【従来の技術】ビデオ信号の伝送及び処理のために、３
種類の信号、明度信号Ｙおよび色度（色差）信号Ｕおよ
びＶ、が用いられる。ＡＤＣにおいては、信号Ｙの通過
帯域は信号ＵおよびＶのそれよりも高いので、Ｙ信号の
サンプリング周波数を２つのＵおよびＶ信号の２倍に変
換することが必要である。このことは、いくつかの信号
の同時のアナログ−ディジタル変換の問題を生じさせ
る。
種類の信号、明度信号Ｙおよび色度（色差）信号Ｕおよ
びＶ、が用いられる。ＡＤＣにおいては、信号Ｙの通過
帯域は信号ＵおよびＶのそれよりも高いので、Ｙ信号の
サンプリング周波数を２つのＵおよびＶ信号の２倍に変
換することが必要である。このことは、いくつかの信号
の同時のアナログ−ディジタル変換の問題を生じさせ
る。
【０００３】この問題を解決するために、２つの技術が
利用できる。最初は、Ｙ信号を周波数ｆｓにおいて、そ
してＵおよびＶ信号を周波数ｆｓ／２においてディジタ
ル化するよう３つのＡＤＣを使用することを含むもので
ある。この論理的な解決策は、簡単であるという利点を
有しているが、しかし電力消費およびコンポーネントの
サイズを増加させる。第２の解決策は、２つのＡＤＣの
みを使用するものであって、これは、ＵおよびＶ信号を
多重化させるために１つのアナログマルチプレクサが用
いられ、次にそれら信号が第１ＡＤＣにおいて周波数ｆ
ｓ／２においてディジタル化されるならば可能である。
第２ＡＤＣは、周波数ｆｓにおいてＹ信号をディジタル
化するのに用いられる。この第２の解決策は、少ない消
費電力で済むが、しかしこれはアナログマルチプレクサ
を製造するのが（スピード、リニアリティ等）難しいと
いう主要な欠点を有している。
利用できる。最初は、Ｙ信号を周波数ｆｓにおいて、そ
してＵおよびＶ信号を周波数ｆｓ／２においてディジタ
ル化するよう３つのＡＤＣを使用することを含むもので
ある。この論理的な解決策は、簡単であるという利点を
有しているが、しかし電力消費およびコンポーネントの
サイズを増加させる。第２の解決策は、２つのＡＤＣの
みを使用するものであって、これは、ＵおよびＶ信号を
多重化させるために１つのアナログマルチプレクサが用
いられ、次にそれら信号が第１ＡＤＣにおいて周波数ｆ
ｓ／２においてディジタル化されるならば可能である。
第２ＡＤＣは、周波数ｆｓにおいてＹ信号をディジタル
化するのに用いられる。この第２の解決策は、少ない消
費電力で済むが、しかしこれはアナログマルチプレクサ
を製造するのが（スピード、リニアリティ等）難しいと
いう主要な欠点を有している。
【０００４】いくつかの形式のＡＤＣが存在している
が、そのうちのいくつかは高い変換速度を有しており、
他は遅いがしかしより少ない電力を使用するか、または
より小さい。広く利用されている１つの技術は、２つの
段階によってアナログ−ディジタル変換を行うことであ
る。第１の段階においては、周波数ｆｓにおいて変換さ
れるべき電圧が近似的に決定される。これが変換される
電圧の最上位ビット（ＭＳＢ）を確定する。近似的にこ
の電圧を知ることによって、時間１／ｆｓ後の、第２サ
イクルにおいて、変換される電圧の最下位ビット（ＬＳ
Ｂ）を確定するためのより微細な比較が行われる。第１
段階は第２段階よりも迅速であるために、各粗比較に関
する２つの微細比較を行うために２つの微細コンパレー
タブロックが用いられる。
が、そのうちのいくつかは高い変換速度を有しており、
他は遅いがしかしより少ない電力を使用するか、または
より小さい。広く利用されている１つの技術は、２つの
段階によってアナログ−ディジタル変換を行うことであ
る。第１の段階においては、周波数ｆｓにおいて変換さ
れるべき電圧が近似的に決定される。これが変換される
電圧の最上位ビット（ＭＳＢ）を確定する。近似的にこ
の電圧を知ることによって、時間１／ｆｓ後の、第２サ
イクルにおいて、変換される電圧の最下位ビット（ＬＳ
Ｂ）を確定するためのより微細な比較が行われる。第１
段階は第２段階よりも迅速であるために、各粗比較に関
する２つの微細比較を行うために２つの微細コンパレー
タブロックが用いられる。
【０００５】図１は、１つの粗コンパレータブロック１
および２つの微細コンパレータブロック２および３を用
いる、この形式のＡＤＣを示している。ＶminおよびＶ
maxの間の電圧の範囲が、ｎ＋１の等しいインターバル
に分割されてｎの基準電圧を与え、各インターバルはｍ
＋１の等しいサブインターバルに分解されて、より大き
なインターバルの各々においてｍの基準電圧を与える。
粗コンパレータブロック１は、基準電圧として、Ｖmin
＋ｋ．（Ｖmax−Ｖmin／（ｎ＋１））に等しいｎの電圧
を受け取るが、ｋは１からｎの範囲である。粗コンパレ
ータブロック１によって決められた近似電圧インターバ
ルは、ｎインターバルに分割され、そして続いて微細コ
ンパレータブロック２または３に供給される。こうして
選択された基準電圧は次に、変換されるべき電圧Ｖinと
比較される。コンパレータブロック１、２および３から
の出力は、ＭＳＢおよびＬＳＢを与えるためにコ−ダ
５，６および７によってコード化されたそれぞれｎ，ｍ
およびｍビットを持っている。
および２つの微細コンパレータブロック２および３を用
いる、この形式のＡＤＣを示している。ＶminおよびＶ
maxの間の電圧の範囲が、ｎ＋１の等しいインターバル
に分割されてｎの基準電圧を与え、各インターバルはｍ
＋１の等しいサブインターバルに分解されて、より大き
なインターバルの各々においてｍの基準電圧を与える。
粗コンパレータブロック１は、基準電圧として、Ｖmin
＋ｋ．（Ｖmax−Ｖmin／（ｎ＋１））に等しいｎの電圧
を受け取るが、ｋは１からｎの範囲である。粗コンパレ
ータブロック１によって決められた近似電圧インターバ
ルは、ｎインターバルに分割され、そして続いて微細コ
ンパレータブロック２または３に供給される。こうして
選択された基準電圧は次に、変換されるべき電圧Ｖinと
比較される。コンパレータブロック１、２および３から
の出力は、ＭＳＢおよびＬＳＢを与えるためにコ−ダ
５，６および７によってコード化されたそれぞれｎ，ｍ
およびｍビットを持っている。
【０００６】粗コンパレータブロック１および微細コン
パレータブロック２および３に供給される電圧基準間の
偏りを補正するために、余分なｐ基準が微細コンパレー
タ２および３に供給される。それらのｐ基準は、粗コン
パレータブロック１によって決められた大きなインター
バルに近い微細インターバルに相当する。その結果、微
細コンパレータ２および３は、並列なｍ＋ｐコンパレー
タを持つ。それらの補足基準は、もし必要であれば、粗
コンパレータブロックによって決められたＬＳＢを補正
するために用いられる。補正回路８および９は、粗比較
によって提供された関係するビットを公知の方法で補正
する。図２は、コンパレータ１，２および３に関するタ
イミング図であり、２つの粗比較の完全なサイクルが示
されている。クロック信号の第１周期Ｔ1の間、粗コン
パレータブロック１は信号Ｖinをサンプルし、次にこれ
をｎ基準電圧と比較する。この周期においては、微細コ
ンパレータブロック２もまたサンプルし、そして信号Ｖ
inを保持（ブロック）する。第２周期Ｔ2の開始におい
て、このブロッキング（ないしホールド）が維持され、
微細基準電圧が安定化（斜線部分）される。ここで微細
比較が行われる。この第２周期の間、粗コンパレータ１
は信号Ｖinの２度目のサンプルを行い、このたびはコン
パレータブロック３の第２微細比較のためである。
パレータブロック２および３に供給される電圧基準間の
偏りを補正するために、余分なｐ基準が微細コンパレー
タ２および３に供給される。それらのｐ基準は、粗コン
パレータブロック１によって決められた大きなインター
バルに近い微細インターバルに相当する。その結果、微
細コンパレータ２および３は、並列なｍ＋ｐコンパレー
タを持つ。それらの補足基準は、もし必要であれば、粗
コンパレータブロックによって決められたＬＳＢを補正
するために用いられる。補正回路８および９は、粗比較
によって提供された関係するビットを公知の方法で補正
する。図２は、コンパレータ１，２および３に関するタ
イミング図であり、２つの粗比較の完全なサイクルが示
されている。クロック信号の第１周期Ｔ1の間、粗コン
パレータブロック１は信号Ｖinをサンプルし、次にこれ
をｎ基準電圧と比較する。この周期においては、微細コ
ンパレータブロック２もまたサンプルし、そして信号Ｖ
inを保持（ブロック）する。第２周期Ｔ2の開始におい
て、このブロッキング（ないしホールド）が維持され、
微細基準電圧が安定化（斜線部分）される。ここで微細
比較が行われる。この第２周期の間、粗コンパレータ１
は信号Ｖinの２度目のサンプルを行い、このたびはコン
パレータブロック３の第２微細比較のためである。
【０００７】前に説明されたようなハーフフラッシュ型
ＡＤＣの１つの例は、トムソンコンシュマーエレクトロ
ニクスによって出願されたフランス特許出願第９３ １
２０２６号に与えられている。
ＡＤＣの１つの例は、トムソンコンシュマーエレクトロ
ニクスによって出願されたフランス特許出願第９３ １
２０２６号に与えられている。
【０００８】
【発明の目的】本発明は、前に説明された２つの技術の
不都合を除去しながら、著しく簡単にそして低い電力消
費を実現させるコンバータを提供することである。
不都合を除去しながら、著しく簡単にそして低い電力消
費を実現させるコンバータを提供することである。
【０００９】
【発明の構成】本発明の原理は、前に説明されたように
２つの「微細コンパレータ」ブロックおよび「粗コンパ
レータ」ブロックを含むハーフフラッシュ型のアナログ
−ディジタルコンバータモジュールの使用に基づいてい
る。
２つの「微細コンパレータ」ブロックおよび「粗コンパ
レータ」ブロックを含むハーフフラッシュ型のアナログ
−ディジタルコンバータモジュールの使用に基づいてい
る。
【００１０】本発明は、１つの粗コンパレータブロック
と２つの微細コンパレータブロックとを有する、２つの
アナログ信号のアナログ／ディジタルコンバータに関す
るものであり、前記粗コンパレータブロックが、最上位
ビットを決定し、さらに最下位ビットを決定する前記微
細コンパレータブロックの電圧範囲を選定し、前記アナ
ログ／ディジタルコンバータは、前記２つのアナログ信
号の各々を受信するための２つの入力側を有し、前記２
つのアナログ信号の各々は前記微細コンパレータブロッ
クに接続されており、前記粗コンパレータブロックは、
第１のサンプル電圧および第２のサンプル電圧を交互に
同じ基準電圧と比較するコンパレータを有する。本発明
の重要な特徴は、前記アナログ／ディジタルコンバータ
が、前記２つのアナログ信号の各々を受信するための２
つの入力側を有し、前記２つのアナログ信号の各々は前
記微細コンパレータブロックに接続されており、前記粗
コンパレータブロックが、第１のサンプル電圧および第
２のサンプル電圧を交互に同じ基準電圧と比較するコン
パレータを有することである。
と２つの微細コンパレータブロックとを有する、２つの
アナログ信号のアナログ／ディジタルコンバータに関す
るものであり、前記粗コンパレータブロックが、最上位
ビットを決定し、さらに最下位ビットを決定する前記微
細コンパレータブロックの電圧範囲を選定し、前記アナ
ログ／ディジタルコンバータは、前記２つのアナログ信
号の各々を受信するための２つの入力側を有し、前記２
つのアナログ信号の各々は前記微細コンパレータブロッ
クに接続されており、前記粗コンパレータブロックは、
第１のサンプル電圧および第２のサンプル電圧を交互に
同じ基準電圧と比較するコンパレータを有する。本発明
の重要な特徴は、前記アナログ／ディジタルコンバータ
が、前記２つのアナログ信号の各々を受信するための２
つの入力側を有し、前記２つのアナログ信号の各々は前
記微細コンパレータブロックに接続されており、前記粗
コンパレータブロックが、第１のサンプル電圧および第
２のサンプル電圧を交互に同じ基準電圧と比較するコン
パレータを有することである。
【００１１】本発明の別の重要な特徴は、粗コンパレー
タブロックのコンパレータが、第１の電圧および第２の
電圧を交互に同じ基準電圧と比較するオートゼロイング
コンパレータであるということである。同様に、２つの
微細コンパレータブロックは、オートゼロイングコンパ
レータによって構成されている。
タブロックのコンパレータが、第１の電圧および第２の
電圧を交互に同じ基準電圧と比較するオートゼロイング
コンパレータであるということである。同様に、２つの
微細コンパレータブロックは、オートゼロイングコンパ
レータによって構成されている。
【００１２】本発明はＭＯＳ技術を用いるコンバータに
都合良く適用でき、そしてテレビジョンのＵおよびＶ色
度信号を処理するのに用いられる。
都合良く適用でき、そしてテレビジョンのＵおよびＶ色
度信号を処理するのに用いられる。
【００１３】
【実施例】本発明は添付された図面を参照しながら行わ
れる以下の説明を読むことによって、よりよく理解さ
れ、そして他の利点も明らかになるであろう。
れる以下の説明を読むことによって、よりよく理解さ
れ、そして他の利点も明らかになるであろう。
【００１４】明快さのために、同じ機能を持つ部分はす
べての図において同じ番号がつけられている。
べての図において同じ番号がつけられている。
【００１５】図３−ａは、２つの入力、比較される電圧
のためのＶinおよび基準電圧のためのＶref、を含む
「オートゼロイング」コンパレータと呼ばれる回路が示
されている。スイッチ１５および１６によって制御され
る、これら２つの入力はノード１７を通して負荷コンデ
ンサ１８に接続される。コンデンサ１８は，ノード１
９、インバータ２０，ノード２１および出力２２と直列
に接続されている。インバータ２０と並列なスイッチ２
３はノード１９および２１を接続する。オートゼロイン
グ機能は、インバータ２０をスレッショールドゾーンＶ
dd／２、ここにおいてＶddは回路に供給される電圧、に
偏向させるスイッチ２３の閉結により確実にされ、こう
してこれはコンデンサ１８に加えられる電圧にきわめて
高感度とされる。同様な方法によって、図３／ｂは２つ
の入力電圧Ｖin1およびＶin2を基準電圧Ｖrefに比較す
るよう拡張されたオートゼロイングコンパレータを示し
ている。（Ｖin1とＶref、およびＶin2とＶrefの）二重
比較は、スイッチ２５，２６および２７を用いて簡単に
実行できる。
のためのＶinおよび基準電圧のためのＶref、を含む
「オートゼロイング」コンパレータと呼ばれる回路が示
されている。スイッチ１５および１６によって制御され
る、これら２つの入力はノード１７を通して負荷コンデ
ンサ１８に接続される。コンデンサ１８は，ノード１
９、インバータ２０，ノード２１および出力２２と直列
に接続されている。インバータ２０と並列なスイッチ２
３はノード１９および２１を接続する。オートゼロイン
グ機能は、インバータ２０をスレッショールドゾーンＶ
dd／２、ここにおいてＶddは回路に供給される電圧、に
偏向させるスイッチ２３の閉結により確実にされ、こう
してこれはコンデンサ１８に加えられる電圧にきわめて
高感度とされる。同様な方法によって、図３／ｂは２つ
の入力電圧Ｖin1およびＶin2を基準電圧Ｖrefに比較す
るよう拡張されたオートゼロイングコンパレータを示し
ている。（Ｖin1とＶref、およびＶin2とＶrefの）二重
比較は、スイッチ２５，２６および２７を用いて簡単に
実行できる。
【００１６】図４に示さされる実施例においては、２つ
のアナログ信号Ｖin1およびＶin2を持つＡＤＣは、２つ
の微細コンパレータブロック３１および３２を含んでい
る。この発明の重要な特色は、第１コンパレータブロッ
ク３１が接続３３を通して第１信号Ｖin1を受け取り、
そして第２コンパレータブロック３２が接続３４を通し
て第２信号Ｖin2を受け取ることであり、微細コンパレ
ータブロック３１および３２は、図３−ａにおいて示さ
れた形式の１組のオートゼロイングコンパレータ２４に
よって構成される。さらに本発明の別の特色は、変換さ
れるＶin1およびＶin2である２つのアナログ信号が、図
３−ｂにおいて示された形式の１組のオートゼロイング
コンパレータ２８によって構成される粗コンパレータブ
ロック３０に平行に接続されることである。図４の他の
部分４，５，６，７，８および９は、図１におけるそれ
らと同様の機能を持っている。
のアナログ信号Ｖin1およびＶin2を持つＡＤＣは、２つ
の微細コンパレータブロック３１および３２を含んでい
る。この発明の重要な特色は、第１コンパレータブロッ
ク３１が接続３３を通して第１信号Ｖin1を受け取り、
そして第２コンパレータブロック３２が接続３４を通し
て第２信号Ｖin2を受け取ることであり、微細コンパレ
ータブロック３１および３２は、図３−ａにおいて示さ
れた形式の１組のオートゼロイングコンパレータ２４に
よって構成される。さらに本発明の別の特色は、変換さ
れるＶin1およびＶin2である２つのアナログ信号が、図
３−ｂにおいて示された形式の１組のオートゼロイング
コンパレータ２８によって構成される粗コンパレータブ
ロック３０に平行に接続されることである。図４の他の
部分４，５，６，７，８および９は、図１におけるそれ
らと同様の機能を持っている。
【００１７】図４における本発明によるコンバータ２９
は周波数ｆｓ／２において動作する二重ＡＤＣと等価で
あると見なしている。二重粗比較は、交互的にＶin1を
Ｖｒｅｆに、そしてＶｉｎ２をＶrefに比較する図３−
ｂによるコンパレータ２８によって構成される粗コンパ
レータブロック３０によって確立される。微細比較は、
Ｖin1信号に関するコンパレータブロック３１およびＶ
in2信号に関するコンパレータ３２とを用いて実行され
る。全体的な変換周波数はｆｓであるが、しかしＶin1
およびＶin2のディジタル化された値は周波数ｆｓ／２
において出力される。
は周波数ｆｓ／２において動作する二重ＡＤＣと等価で
あると見なしている。二重粗比較は、交互的にＶin1を
Ｖｒｅｆに、そしてＶｉｎ２をＶrefに比較する図３−
ｂによるコンパレータ２８によって構成される粗コンパ
レータブロック３０によって確立される。微細比較は、
Ｖin1信号に関するコンパレータブロック３１およびＶ
in2信号に関するコンパレータ３２とを用いて実行され
る。全体的な変換周波数はｆｓであるが、しかしＶin1
およびＶin2のディジタル化された値は周波数ｆｓ／２
において出力される。
【００１８】本発明によるコンバータ２９は、周波数ｆ
ｓにおける単独のアナログ−ディジタル変換と比較して
補足的な電力消費なしで、ｆｓ／２においてこれが２つ
の異なる入力信号を変換するという事実を含む、多くの
利点を有していることは明らかである。更に、コンバー
タの電力消費および寸法の観点におけるこの利点は、３
つのビデオ信号Ｙ、ＵおよびＶの処理のような前に指摘
したようとにおいても達成される。前に説明された形式
の従来技術解決策と比較して、本発明は周辺アナログマ
ルチプレクサに関する必要を除去している。加えて、図
４において説明されたように、本発明によるＡＤＣの構
成は、信号Ｖin1およびＶin2の絶縁を確実にさせ、微細
比較は各入力信号に関して独立される。
ｓにおける単独のアナログ−ディジタル変換と比較して
補足的な電力消費なしで、ｆｓ／２においてこれが２つ
の異なる入力信号を変換するという事実を含む、多くの
利点を有していることは明らかである。更に、コンバー
タの電力消費および寸法の観点におけるこの利点は、３
つのビデオ信号Ｙ、ＵおよびＶの処理のような前に指摘
したようとにおいても達成される。前に説明された形式
の従来技術解決策と比較して、本発明は周辺アナログマ
ルチプレクサに関する必要を除去している。加えて、図
４において説明されたように、本発明によるＡＤＣの構
成は、信号Ｖin1およびＶin2の絶縁を確実にさせ、微細
比較は各入力信号に関して独立される。
【００１９】本発明は２つの入力信号Ｖｉｎ１およびＶ
ｉｎ２を受け入れるアナログ−ディジタルコンバータの
すべての形式に適用することができるが、特にテレビジ
ョン信号の色度信号ＵおよびＶを処理するために用いる
ことができる。
ｉｎ２を受け入れるアナログ−ディジタルコンバータの
すべての形式に適用することができるが、特にテレビジ
ョン信号の色度信号ＵおよびＶを処理するために用いる
ことができる。
【００２０】
【発明の効果】本発明は、既知のコンバータよりも簡単
でそして小さな、そしてより少ないエネルギーを使用す
るコンバータを提供できる。
でそして小さな、そしてより少ないエネルギーを使用す
るコンバータを提供できる。
【図１】従来技術によるハーフフラッシュアナログ−デ
ィジタルコンバータノブロック図。
ィジタルコンバータノブロック図。
【図２】図１のＡＤＣの微細および粗コンパレータブロ
ックの変換サイクルのタイミングを示す図。
ックの変換サイクルのタイミングを示す図。
【図３】本発明によるアナログ−ディジタルコンバータ
の微細および粗コンパレータブロックを構成する、コン
パレータ装置の例を示す図。
の微細および粗コンパレータブロックを構成する、コン
パレータ装置の例を示す図。
【図４】本発明によるアナログーディジタルコンバータ
の実施例のブロック図。
の実施例のブロック図。
１ 粗コンパレータブロック ２、３ 微細コンパレータブロック ５、６、７ コ−ダ ８、９ 補正回路 １７ ノード １８ 負荷コンデンサ １９ ノード ２０ インバータ ２１ ノード ２２ 出力 ２３ スイッチ ２４ オートゼロイングコンパレータ ２５、２６、２７ スイッチ ２８ オートゼロイングコンパレータ ２９ コンバータ ３０ 粗コンパレータブロック ３１、３２ 微細コンパレータブロック ３３、３４ 接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランシス デロヴァ フランス国 サン ティレール デュ トゥヴェ ロティスマン レ コンベ （番地なし) (72)発明者 ブルーノ ボヌール フランス国 グルノーブル アレ デュ パルク ジョルジュ ポンピドウ ９ レジダンス ル シュヴァリエ 審査官 柳下 勝幸 (56)参考文献 特開 平６−132824（ＪＰ，Ａ) 米国特許5345234（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (8)
- 【請求項１】 ２つのアナログ信号（Ｖｉｎ１，Ｖｉｎ
２）のアナログ／ディジタルコンバータ（２９）であっ
て、前記アナログ／ディジタルコンバータ（２９）は １つの
粗コンパレータブロック（３０）と２つの微細コンパレ
ータブロック（３１，３２）とを有し、前記粗コンパレータブロック（３０）が、最上位ビット
（ＭＳＢ）を決定し、さらに最下位ビット（ＬＳＢ）を
決定する前記微細コンパレータブロック（３１，３２）
の電圧範囲を選定する形式のアナログ／ディジタルコン
バータにおいて、 前記アナログ／ディジタルコンバータ（２９）は、前記
２つのアナログ信号（Ｖｉｎ１，Ｖｉｎ２）の各々を受
信するための２つの入力側を有し、 前記２つのアナログ 信号の各々は前記微細コンパレータ
ブロック（３１，３２）に接続されており、 前記粗コンパレータブロック（３０）は、第１のサンプ
ル電圧（Ｖｉｎ１）および第２のサンプル電圧（Ｖｉｎ
２）を交互に同じ基準電圧（Ｖｒｅｆ）と比較するコン
パレータ（２８）を有することを特徴とするアナログ／
ディジタルコンバータ。 - 【請求項２】 前記粗コンパレータブロック（３０）の
コンパレータ（２８）は、前記第１の電圧（Ｖｉｎ１）
および第２の電圧（Ｖｉｎ２）を交互に同じ基準電圧
（Ｖｒｅｆ）と比較するオートゼロイングコンパレータ
（２４）である、請求項１記載のＡ／Ｄコンパレータ
（２９）。 - 【請求項３】 前記２つの微細コンパレータブロック
（３１，３２）は、オートゼロイングコンパレータ（２
４）によって構成されている、請求項１または２記載の
Ａ／Ｄコンパレータ（２９）。 - 【請求項４】 前記粗コンパレータブロック（３０）の
コンパレータ（２８）は、比較されるべき第１の信号
（Ｖｉｎ１）のための第１入力側と、基準信号（Ｖｒｅ
ｆ）のための第２入力側と、比較されるべき第２の信号
（Ｖｉｎ２）のための第３入力側とから成っており、前記入力側の各々 はスイッチ（２５，２６，２７）によ
って制御され、同じノード（１７）に接続されており、前記ノード（１７）自体は コンデンサ（１８）およびイ
ンバータ（２０）に対して直列に接続されており、前記
インバータ（２０）の端子（１９，２１）はスイッチ
（２３）によって連結されている、請求項１から３のい
ずれか１項記載のＡ／Ｄコンパレータ（２９）。 - 【請求項５】 ＭＯＳ技術を用いて製造される、請求項
１から４のいずれか１項記載のＡ／Ｄコンパレータ（２
９）。 - 【請求項６】 テレビジョン信号の２つのアナログ色度
信号（Ｕ，Ｖ）を２つのディジタル信号に変換する、請
求項１から５のいずれか１項記載のＡ／Ｄコンパレータ
（２９）。 - 【請求項７】 前記色度信号（Ｕ，Ｖ）を処理するため
の請求項１から６のいずれか１項記載の第１のＡ／Ｄコ
ンパレータ（２９）と、明度信号（Ｙ）のための第２の
Ａ／Ｄコンパレータモジュールとを有することを特徴と
するＡ／Ｄコンパレータ（２９）。 - 【請求項８】 請求項１から７のいずれか１項記載のＡ
／Ｄコンパレータ（２９）を少なくとも１つ有すること
を特徴とするディジタルテレビジョン装置。
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