KR20040111032A - 디스플레이 장치 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위한 역전압(또는 역바이어스) 인가용 회로구성 및 역전압 인가 방법을 제공한다. 역전압은 적어도, 신호라인에 접속된 스위칭 트랜지스터와, 발광소자에 접속된 구동 트랜지스터와, 구동 트랜지스터에 직렬로 접속된 전류제어 트랜지스터를 갖는 화소 회로에 인가된다. 역전압 인가 회로는 아날로그 스위치 또는 클록 인버터와, 역전압이 인가될 때 온(ON) 되는 역전압 인가 트랜지스터를 포함한다.

Description

디스플레이 장치 및 그 구동 방법{Display device and driving method of the same}
본 발명은 발광소자를 갖는 디스플레이 장치 및 그 구동 방법에 관한 것이다.
최근에, 발광소자(자체 발광성 소자)를 갖는 디스플레이 장치에 대한 연구 개발이 진행되고 있다. 상기 디스플레이 장치는 고품질의 영상, 얇은 두께 및 경량의 장점을 가지기 때문에 휴대용 전화기의 디스플레이와, 개인용 컴퓨터의 모니터로서 넓게 사용되고 있다. 특히, 그러한 디스플레이 장치는 이동 영상을 표시하기에 적합한 높은 응답성, 저전압 및 저전력 소모율과 같은 특성을 가진다. 따라서, 휴대용 전화기 및 휴대용 정보 단말기(PDA)의 새로운 세대를 포함한 광범위한 장치에 적용될 것으로 예상된다.
발광소자의 휘도는 시간에 따라 점차 열화(degradation)한다. 예를 들어, 일정 전압 VO및 일정 전류 IO에 의해 얻어지는 예정된 휘도는, 시간에 따른 열화로 인하여 전류 IO'만이 발광소자에 공급되기 때문에 더 이상 동일한 전압 VO에 의해 얻어질 수 없게 된다. 또한, 발광소자의 시간에 따른 열화로 인하여 일정 전류에 의해 항상 동일한 휘도를 얻을 수는 없다.
이것은 발광소자가 전압 또는 전류를 수신함으로써 열이 발생되고, 이 열이 발광소자 및 전극 표면에 걸쳐 막 표면의 성질을 변화시키기 때문이다. 또한, 발광소자가 각 화소의 상태를 여러 가지로 변화시킴에 따라 잔상(image persistence)이 나타날 수 있다.
변화된 상태중 하나인 발광소자의 열화를 억제함으로써 신뢰성을 강화하기 위해, 발광소자가 빛을 방출할 때 발광소자에 인가된 전압에 대해 역방향으로 있는 역전압(reverse voltage)을 발광소자에 인가할 것을 제안하고 있다(특허서류 1:일본 특허출원공개 2001-117534 참고).
본 발명의 목적, 특징 및 장점은 첨부 도면에 따라 설명된 아래의 상세한 설명에 의하여 명백하게 나타날 것이다.
발광소자를 갖는 화소 회로는 여러 가지 구성(configuration)을 형성할 수 있다. 본 발명은 상기 특허서류 1에 공개된 화소 회로와는 다른 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위한 역전압 인가용 회로 구성 및 그 역전압 인가 방법을 제공한다.
도 1a 및 도 1b는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
도 2a 및 도 2b는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
도 3은 본 발명의 타이밍 챠트.
도 4a 내지 도 4f는 본 발명의 디스플레이 장치의 화소 회로들을 도시하는 다이어그램.
도 5a 및 도 5b는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
도 6은 본 발명의 디스플레이 장치의 화소의 평면도.
도 7은 본 발명의 디스플레이 장치의 화소의 평면도.
도 8은 본 발명의 디스플레이 장치의 화소의 평면도.
도 9는 본 발명의 디스플레이 장치의 화소의 평면도.
도 10은 본 발명의 디스플레이 장치의 화소의 평면도.
도 11a 내지 도 11h는 본 발명의 전자장치들을 도시하는 도면.
도 12a는 본 발명의 디스플레이 장치의 평면도.
도 12b는 본 발명의 디스플레이 장치의 단면도.
도 13a 및 도 13b는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
도 14a 내지 도 14c는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
도 15a 내지 도 15c는 본 발명의 디스플레이 장치 및 그 구동 방법을 도시하는 다이어그램.
상기 견지에 따라, 본 발명은, 신호라인에 접속된 스위칭 트랜지스터(이하, '스위칭 트랜지스터'라고 함)와, 발광소자에 접속된 구동 트랜지스터(이하, '구동 트랜지스터'라고 함)와, 구동 트랜지스터에 직렬로 접속된 전류제어 트랜지스터(이하, '전류제어 트랜지스터'라고 함)를 적어도 포함하는 화소 회로에서 발광소자에 역전압을 인가하기 위한 회로를 제공한다.
본 발명의 회로 구성에 따라, 구동 트랜지스터의 게이트와 소스 사이의 전압 Vgs는 구동 트랜지스터의 게이트 전위(gate potential)를 고정시킴으로써 기생 용량 및 배선 용량으로 인하여 시간에 따라 변하지 않게 하는 것이 바람직하다. 그 결과, 구동 트랜지스터의 게이트와 소스 사이의 전압 Vgs에서의 편차로 인한 표시 불균일성이 억제될 수 있다.
본 발명에 따라, 신호라인에 접속된 전류제어 트랜지스터는 오프(OFF)로 된다. 예를 들어, 본 발명은 전류제어 트랜지스터에 접속된 커패시터에 축적된 전하를 방출하기 위한 소거 트랜지스터(erasing transistor:이하, '소거 트랜지스터'라고 함)를 갖는 화소 회로에서 발광소자에 역전압을 인가하기 위한 회로를 추가로 제공한다.
구동 트랜지스터는 포화영역 및 직선형 영역에서 작동될 수 있다. 스위칭 트랜지스터, 전류제어 트랜지스터 및 소거 트랜지스터는 직선형 영역에서 작동될 수 있다. 직선형 영역에서 작동될 때, 상술한 트랜지스터들은 저구동 전압만을 요구하며, 따라서 디스플레이 장치의 저전력 소모율이 실현될 수 있다.
역전압(또한 역바이어스(reverse bias)라고도 함)은 발광소자의 애노드 및 캐소드의 전위 관계가 반대가 되도록 인가된다. 즉, 애노드와 교통하는 애노드라인의 전위와 캐소드와 교통하는 캐소드라인의 전위를 역전시키는 전압이 인가된다. 주목할 것은, 애노드라인 및 캐소드라인은 전원라인과 접속되어 있다는 것이다. 전위들을 역전시키는 전압은 전원라인으로부터 인가될 수 있다.
역전압을 인가하기 위한 회로(이하, '역전압 인가 회로'라고 함)는 아날로그 스위치 및 클록 인버터(clocked inverter)와 같은 반도체 회로와, 역전압이 인가될 때 온(ON)되는 트랜지스터(이하, '역전압 인가 트랜지스터'라고 함)을 포함한다.
아날로그 스위치는 적어도 다른 전도율을 갖는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 클록 인버터는 적어도 다른 전도율을 갖는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함한다. 마찬가지로 제3 트랜지스터와 다른 전도율을 갖는 제4 트랜지스터가 제공될 수 있다.
트랜지스터는 비정질(amorphous) 실리콘 및 다결정 실리콘으로 대표되는 비단결정(non-crystalline) 반도체막을 사용함으로써 형성되는 박막트랜지스터(TFT)일 수 있다. 또한, 반도체 기판 또는 SOI 기판을 사용함으로써 형성되는 MOS 트랜지스터, 접합 트랜지스터, 유기 반도체 또는 탄소 나노튜브를 사용함으로써 형성되는 트랜지스터, 기타 트랜지스터가 사용될 수 있다.
본 발명은 새로운 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성, 및 그 역전압인가 방법을 제공한다.
이하에 첨부 도면을 참고하여 본 발명의 실시예를 설명한다. 본 발명은 여러가지 다른 모드로 실시할 수 있으며, 기술에 숙련된 자는 본 발명의 모드 또는 세부가 본 발명의 양상 또는 목적을 벗어나지 않고 변경될 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 실시예의 설명을 제한하지 않는다. 동일한 위치 또는 동일한 기능을 갖는 부분은 모든 도면에서 동일한 참고부호로서 지칭되어 있으며 반복된 설명은 생략되어 있음에 주목하기 바란다.
이하의 실시예에서, 트랜지스터는 3개의 단자 즉, 게이트, 소스 및 드레인을 가지지만, 소스 전극 및 드레인 전극은 트랜지스터의 구조 때문에 구별되지 않는다. 따라서, 소자들간의 접속을 설명할 때, 소스 전극 및 드레인 전극중 하나는 제1 전극으로서 언급되며, 다른 전극은 제2 전극으로서 언급된다.
[실시예 1]
이 실시예에서, 아날로그 스위치를 갖는 역전압 인가 회로가 적어도 스위칭 트랜지스터, 소거 트랜지스터, 구동 트랜지스터 및 전류제어 트랜지스터를 갖는 화소 회로에서 사용되고 있는 구체적 실예가 설명되고 있다.
도 1a는 순전압(forward voltage:발광소자가 빛을 방출하게 하는 방향에서의 전압)이 인가되어 발광소자가 빛을 방출하고 있는 상태를 도시한다. 도 1a에 도시된 역전압 인가 회로는 n-채널 트랜지스터(20) 및 p-채널 트랜지스터(21)를 갖는 아날로그 스위치(28)를 포함한다. n-채널 트랜지스터(20)의 게이트 전극은 애노드라인(18)에 접속되고, 상기 애노드라인의 전위는 이 실시예에서 5V로 유지된다. p-채널 트랜지스터(21)의 게이트 전극은 전원라인 또는 캐소드라인에 접속되고, 상기 전원라인의 전위는 일정하게 유지된다. 이 실시예에서, 상기 p-채널 트랜지스터의 게이트 전극은, 전위가 -2V로 유지되는 제1 전원라인(19)에 접속된다. 아날로그 스위치(28)의 출력배선(출력단자)은 역전압 인가 트랜지스터(17)의 제1 전극에 접속되고, 스캔라인(58) 또는 리셋라인(59)은 소거 트랜지스터의 게이트 전극에 접속된다. 아날로그 스위치(28)의 출력배선은 이 실시예에서 역전압 인가 트랜지스터(17)의 제1 전극과 스캔라인(58)에 접속된다.
역전압 인가 트랜지스터(17)의 게이트 전극은 전원라인 또는 캐소드라인에 접속되고, 상기 전원라인의 전위는 일정하게 유지된다. 역전압 인가 트랜지스터(17)의 제1 전극은 애노드라인에 접속되고, 역전압 인가 트랜지스터(17)의 제2 전극은 아날로그 스위치(28)의 출력배선에 접속된다. 이 실시예에서, 역전압 인가 트랜지스터(17)의 게이트 전극의 전위는 -2V로 유지된다. 또한, 역전압 인가 트랜지스터(17)의 제1 전극은 스위칭 트랜지스터(51)의 게이트 전극에 접속된 스캔라인(58)에 접속된다. 역전압 인가 트랜지스터의 제1 전극은 소거 트랜지스터의 게이트 전극에 접속된 리셋라인(59)에 접속될 수 있다.
상술한 회로 구성에서, 스캔 드라이버 회로의 버퍼 회로에서부터 아날로그 스위치(28)로 -2V 및 5V의 펄스 신호들이 출력되면, n-채널 트랜지스터(20) 또는 p-채널 트랜지스터(21)가 온으로 되고, 역전압 인가 트랜지스터(17)가 오프로 된다. 특히, p-채널 트랜지스터(21)는 로우(Low) 신호가 입력될 때 온되고, 한편 n-채널 트랜지스터(20)는 하이(High) 신호가 입력될 때 온으로 된다. 버퍼 회로에서부터 출력된 신호는 스캔라인(58)으로 입력된다.
그러한 신호가 아날로그 스위치(28)로 입력될 때, 스위칭 트랜지스터(51)는 온되고, 비디오 신호가 신호라인(57)에서부터 화소(101)에 입력된다. 스위칭 트랜지스터(51)는 n-채널 트랜지스터이고, 비디오 신호는 이 실시예에서 전압으로서 입력된다. 스위칭 트랜지스터(51)는 마찬가지로 p-채널 트랜지스터(21)가 될 수도 있다.
다음에, 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)는 온으로 되고, 발광소자(55)는 빛을 방출한다. 발광소자(55)의 캐소드는 전위가 -10V로 유지되는 캐소드라인(69)에 접속되며, 한편 발광소자의 애노드는 전위가 5V로 유지되는 애노드라인(18)에 접속된다.
구동 트랜지스터(53) 및 전류제어 트랜지스터(54)는 이 실시예에서는 p-채널 트랜지스터이지만, 마찬가지로 n-채널 트랜지스터이 될 수도 있다. 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)는 동일한 전도율을 가지는 것이 바람직하다.
이 때, 리셋라인(59)을 선택하기 위한 소거기간은 소거 트랜지스터(52)를 작동하여 필요한 대로 제공된다. 소거 트랜지스터(52)는 이 실시예에서는 n-채널 트랜지스터이지만, 마찬가지로 p-채널 트랜지스터로 될 수 있다. 소거 트랜지스터 및 그 작동을 위해, 본 발명과 조합하여 사용될 수 있는 일본특허출원 공개 2001-343933호를 참고하기 바란다.
소거 트랜지스터(52)의 제1 전극들 및 전류제어 트랜지스터(54)의 제1 전극에 접속된 애노드라인(18)과, 구동 트랜지스터(53)의 게이트 전극에 접속된 제2 전원라인(60)은 제어회로(118)에 접속된다. 구동 트랜지스터(53)의 게이트와 소스 사이의 전압 Vgs는 구동 트랜지스터(53)의 게이트 전위를 일정하게 함으로써 기생 용량 및 배선 용량으로 인하여 시간에 따라 변하지 않는다는 점에 주목하기 바란다. 따라서, 제2 전원라인(60)의 전위는 순전압이 인가될 때 적어도 고정되어 있는 것이 바람직하다.
제어회로(118)는 2개의 n-채널 트랜지스터를 포함하며, 여기서 제1 n-채널 트랜지스터(61)의 제1 전극과 제2 n-채널 트랜지스터(62)의 게이트 전극이 애노드라인(18)에 접속되어 있다. 제1 n-채널 트랜지스터(61)의 제2 전극과 제2 n-채널 트랜지스터(62)의 제1 전극은 제2 전원라인(60)에 접속된다. 제1 n-채널 트랜지스터(61)의 게이트 전극의 전위는 -2V로 유지되며, 한편 제2 n-채널 트랜지스터(62)의 제2 전극은 0V로 유지된다.
이러한 제어회로(118)에서, 순전압이 인가될 때, 제1 n-채널 트랜지스터(61)는 오프로 되고, 제2 n-채널 트랜지스터(62)는 온으로 된다. 그 결과, 구동 트랜지스터(53)의 게이트 전극의 전위는 0V로 된다.
따라서, 캐소드라인(69)이 -2V의 전위를 가지며 애노드라인(18)이 5V의 전위를 가지기 때문에, 구동 트랜지스터(53)는 온으로 되고, 순전압이 발광소자에 인가된다. 따라서, 발광소자가 빛을 방출한다.
도 1b는 역전압이 인가되는 상태를 도시한다. 이 실시예에서, 애노드라인(18)의 전위는 -10V이고, 제1 전원라인(19)의 전위는 -2V이다. 다음에, 아날로그 스위치(28)에서의 n-채널 트랜지스터(20) 및 p-채널 트랜지스터(21)는둘다 오프로 된다. 역전압 인가 트랜지스터(17)는 온으로 되고, 스캔라인(58)의 전위는 -10V로 된다. 이에 따라 스위칭 트랜지스터(51)가 화소(101)에서 오프로 된다.
이 때, 캐소드라인(69)의 전위가 -10V일 때 역전압이 인가된다. 역전압은 구동 트랜지스터(53)와 전류제어 트랜지스터(54)를 온으로 함으로써 효율적으로 인가된다. 구동 트랜지스터(53)의 L/W가 포화영역에서 작동하기 위해 크게 되도록 설계되어 있는 구동 트랜지스터(53)는 고저항을 가질 수 있다. 따라서, 제어회로(118)에서 제1 n-채널 트랜지스터(61)는 온으로 되고, 제2 n-채널 트랜지스터(62)는 오프로 되어서 구동 트랜지스터(53)의 게이트 전극에 접속된 제2 전원라인(60)이 -10V로 된다. 따라서, 역전압이 구동 트랜지스터(53)의 게이트 전극에 인가된 높은 게이트 전압에 의해 효율적으로 인가될 수 있다. 이에 따라 구동 트랜지스터(53)의 저항때문에 역전압이 장시간동안 인가될 필요가 있다는 문제가 감소된다.
구동 트랜지스터(53)는 마찬가지로 직선형 영역에서 작동될 수 있다. 구동 트랜지스터(53)가 직선형 영역에서 작동될 때, 구동 전압이 낮아질 수 있다. 따라서, 디스플레이 장치의 저전력 소비가 예상된다.
상술한 상태에서, 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)는 온으로 되고, 캐소드라인(69)의 전위는 -2V이고, 애노드라인(18)의 전위는 -10V이다. 따라서, 역전압이 발광소자에 인가된다.
구동 트랜지스터(53) 및 전류제어 트랜지스터(54)의 저항들을 상쇄시키기 위해, 발광소자의 제1 전극(이 실시예에서 애노드)과 애노드라인(18) 사이에 다이오드가 설치되어도 좋다. 발광소자의 제1 전극이 이 실시예에서는 애노드이지만, 마찬가지로 캐소드가 될 수 있다는 점에 주목하기 바란다.
이 실시예에 따라, 새로운 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성과 그 역전압 인가 방법이 제공될 수 있다.
이 실시예에 따라, 역전압이 애노드라인과 신호라인 즉, 신호 드라이버 회로의 애노드라인 및 전원라인을 단락시키지 않고 인가될 수 있다.
이 실시예에서 설명된 전위는 실예에 불과하고 본 발명은 이에 제한하지 않는다는 점에 주목하기 바란다.
[실시예 2]
이 실시예에서, 클록 인버터를 포함한 역전압 인가 회로를 사용하고 있는 특정 실예가 설명된다.
도 2a는 순전압이 인가되고 있는 상태를 도시한다. 도 2a에 도시된 역전압 인가 회로(116)는 p-채널 트랜지스터(12) 및 n-채널 트랜지스터(13, 14)가 직렬로 접속되어 있는 클록 인버터(29)를 포함한다. p-채널 트랜지스터를 갖는 클록 인버터가 추가로 사용될 수 있다는 점에 주목하기 바란다. p-채널 트랜지스터(12)의 게이트 전극과 n-채널 트랜지스터(13)의 게이트 전극은 동일한 전위를 가지는데, 즉 서로 접속되어 있다. p-채널 트랜지스터(12)의 제1 전극은 전위가 일정하게 유지되어 있는 전원라인에 접속되어 있는데, 예를 들어 전위가 5V로 유지되어 있는 VDD(높은 전위측의 전원라인)에 접속되어 있다. n-채널 트랜지스터(14)의 제1 전극은전위가 일정하게 유지되어 있는 전원라인에 접속되어 있는데, 예를 들어 전위가 -2V로 유지되어 있는 VSS(낮은 전위측의 전원라인)에 접속되어 있다. n-채널 트랜지스터(14)의 게이트 전극은 전위가 일정하게 유지되어 있는 전원라인, 또는 캐소드라인에 접속된다. 이 실시예에서, n-채널 트랜지스터(14)의 게이트 전극은 전위가 5V로 유지되어 있는 제1 전원라인(19)에 접속된다. 클록 인버터(29)의 출력배선은 역전압 인가 트랜지스터(17)의 제1 전극과 스캔라인(58) 또는 리셋라인(59)에 접속된다. 이 실시예에서, 클록 인버터(29)의 출력배선은 역전압 인가 트랜지스터(17)의 제1 전극과 스캔라인(58)에 접속된다.
역전압 인가 트랜지스터(17)의 게이트 전극은 전위가 일정하게 유지되어 있는 전원라인, 또는 캐소드라인에 접속된다. 역전압 인가 트랜지스터(17)의 제1 전극은 애노드라인에 접속되고, 그 트랜지스터의 제2 전극은 클록 인버터(29)의 출력배선에 접속된다. 역전압 인가 트랜지스터(17)의 게이트 전극의 전위는 이 실시예에서 -2V로 유지된다. 역전압 인가 트랜지스터(17)의 제1 전극은 클록 인버터(29)의 출력배선에 접속되고, 그 트랜지스터의 제2 전극은 제1 전원라인(19)에 접속된다. 또한, 역전압 인가 트랜지스터(17)의 제1 전극은 스위칭 트랜지스터의 게이트 전극에 접속된 스캔라인에 접속된다. 역전압 인가 트랜지스터의 제1 전극은 소거 트랜지스터의 게이트 전극에 접속된 리셋라인(59)에 접속될 수 있다.
스캔 드라이버 회로의 버퍼 회로에서부터 클록 인버터(29)로 -2V 및 5V의 펄스 신호들이 출력되면, n-채널 트랜지스터(14)가 온으로 되고 역전압 인가 트랜지스터(17)가 오프로 된다.
그 결과, 버퍼 회로에서 출력된 신호는 스캔라인(58)으로 입력된다. 이 실시예에서, 스위칭 트랜지스터(51)는 n-채널 트랜지스터이고, 비디오 신호는 전압으로서 입력된다. 다음에, 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)는 실시예 1에서와 같이 온으로 되고, 따라서 발광소자(55)가 빛을 방출한다.
다른 화소 회로 및 작동과, 제어회로(118)는 도 1a의 것과 유사하며, 따라서 여기서 그 설명은 생략한다. 구동 트랜지스터의 게이트 및 소스 사이의 전압 Vgs는 구동 트랜지스터의 게이트 전극의 전위를 일정하게 함으로써 기생 용량 및 배선 용량으로 인하여 시간에 따라 변하지 않는다는 점에 주목하기 바란다. 따라서, 제2 전원라인(60)의 전위는 실시예 1에서 설명된 바와 같이 적어도 순전압이 인가될 때 일정한 것이 바람직하다.
이 때, 리셋라인(59)을 선택하기 위한 소거 주기는 고레벨의 그레이 스케일(gray scale)을 표시하기 위해서 소거 트랜지스터(52)를 작동시킴으로서 필요한 대로 제공된다. 이 실시예에서, 소거 트랜지스터(52)는 n-채널 트랜지스터이다. 소거 트랜지스터의 더 자세한 세부사항과 그 작동에 대해서는 일본 특허출원 공개 2001-343933호를 참고하기 바란다.
따라서, 캐소드라인(69)이 10V의 전위를 가지며 애노드라인(18)이 5V의 전위를 가지기 때문에, 구동 트랜지스터(53)는 온으로 되고, 순전압이 발광소자에 인가된다. 따라서, 발광소자가 빛을 방출한다.
도 2b는 역전압이 인가되는 상태를 도시한다. 제1 전원라인(19)의 전위는 -10V로 유지된다. 다음에, 클록 인버터(29)에서의 n-채널 트랜지스터(14)는 오프로됨에 따라 높은 임피던스를 가진다. 역전압 인가 트랜지스터(17)는 온으로 되고, 스캔라인(58)의 전위는 -10V로 된다. 이에 따라, 스위칭 트랜지스터(51)는 화소(101)에서 오프로 된다.
역전압을 효율적으로 인가하기 위해서, 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)가 온으로 된다. 실시예 1에 설명된 것과 유사한 제어회로(118)를 사용함으로써, 제1 n-채널 트랜지스터(61)가 온으로 되고 제2 n-채널 트랜지스터(62)가 오프로 되어서 구동 트랜지스터(53)의 게이트 전극에 접속된 제2 전원라인(60)의 전위가 -10V로 된다.
이에 따라서, 캐소드라인(69)이 5V의 전위를 가지며 애노드라인(18)이 -10V의 전위를 가지기 때문에 구동 트랜지스터(53)는 온으로 되고 역전압이 발광소자에 인가된다.
구동 트랜지스터(53) 및 전류제어 트랜지스터(54)의 저항들을 상쇄시키기 위해, 발광소자의 제1 전극과 애노드라인(18) 사이에 다이오드가 설치되어도 좋다.
이 실시예에 따라, 새로운 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성과 그 역전압 인가 방법이 제공될 수 있다.
이 실시예에 따라, 역전압이 애노드라인과 신호라인 즉, 신호 드라이버 회로의 애노드라인 및 전원라인을 단락시키지 않고 인가될 수 있다.
이 실시예에서 설명된 전위는 실예에 불과하고 본 발명은 이에 제한하지 않는다는 점에 주목하기 바란다.
[실시예 3]
이 실시예에서는 역전압 인가 회로를 각각 가지는 스캔 드라이버 회로 및 신호 드라이버 회로와, 이들 회로를 갖는 디스플레이 장치가 설명된다.
도 5a는 시프트 레지스터(114), 버퍼(115), 및 역전압 인가 회로(116)를 갖는 역전압 인가 회로망(150)을 포함하는 스캔 드라이버 회로의 구성을 도시하고 있다.
역전압 인가 회로망(150)은 역전압 인가 트랜지스터(17)와, 스캔라인 또는 리셋라인에 각각 접속되는 다수의 역전압 인가 회로(116)를 포함한다. 역전압 인가 회로(116)는 아날로그 스위치(28) 또는 클록 인버터(29)를 포함한다.
역전압 인가 회로망(150)이 스캔 드라이버 회로에 제공될 때, 애노드라인의 전위와, 일정한 전위를 갖는 전원라인 또는 캐소드라인의 전위는 역전된다. 아날로그 스위치(28) 또는 클록 인버터(29)는 발광소자에 역전압이 인가됨과 동시에 오프로 되므로, 역전압 인가 트랜지스터(17)가 온으로 된다. 적절한 전위가 출력되며 따라서 스위칭 트랜지스터(51) 또는 소거 트랜지스터(52)가 역전압 인가 회로(116)에 접속된 화소에서 오프로 될 수 있다. 그 결과, 역전압이 애노드라인(18) 및 신호라인(57) 즉, 신호 드라이버 회로의 애노드라인 및 전원라인을 단락시키지 않고 인가될 수 있다.
역전압 인가 회로(116)는 마찬가지로 신호 드라이버 회로에 제공될 수 있다. 도 5b는 시프트 레지스터(111), 제1 래치 회로(112), 제2 래치회로(113), 및 다수의 역전압 인가 회로(116)를 갖는 역전압 인가 회로망(151)을 포함하는 신호 드라이버 회로의 구성을 도시한다.
신호 드라이버 회로에 제공된 역전압 인가 회로(116)는 아날로그 스위치(28) 또는 클록 인버터(29)를 포함하며, 더이상 역전압 인가 트랜지스터(17)를 필요로 하지 않는다. 아날로그 스위치(28) 또는 클록 인버터(29)의 출력 배선은 화소부에서 다수의 신호라인(S1 내지 Sx)에 각각 접속된다.
더구나, 신호 드라이버 회로에 제공된 역전압 인가 회로(116)는 신호 드라이버 회로의 전원라인과 애노드라인의 단락을 방지하기 위한 스위치를 포함한다. 이 스위치는 전위가 일정한 전원라인 또는 캐소드라인과 애노드라인 사이의 전위차에 의해 온 또는 오프로 된다.
신호 드라이버 회로에서 역전압 인기 회로망(150)을 갖는 디스플레이 장치에서, 전위가 일정한 전원라인 또는 캐소드라인의 전위와 애노드라인의 전위가 역전된다. 아날로그 스위치 또는 클록 인버터는 발광소자에 역전압이 인가됨과 동시에 오프로 되므로, 애노드라인과 신호라인 사이에 배치된 트랜지스터가 오프로 된다. 그 결과, 역전압이 애노드라인과 신호라인 즉, 신호 드라이버 회로의 애노드라인과 전원라인을 단락시키지 않고 인가될 수 있다.
역전압이 인가될 때 구동 트랜지스터의 게이트 전극에 접속된 애노드라인의 전위 및 전원라인의 전위를 설명한다. 역전압을 인가할 때, 역전압은 구동 트랜지스터와 전류제어 트랜지스터를 경유하여 발광소자에 인가된다. 따라서, 구동 트랜지스터의 저항과 전류제어 트랜지스터의 저항은 작은 것이 양호하다. 구동 트랜지스터가 포화영역에서 작동하는 경우, 특히 저항은 채널형성영역의 L/W가 크기 때문에 크다.
구동 트랜지스터 및 전류제어 트랜지스터를 실패없이 온으로 함과 함께 가능한 고전압을 인가하기 위해, 구동 트랜지스터의 게이트 전극에 접속된 전원라인의 전위를 제어하기 위한 제어회로(118)가 제공된다.
제어회로(118)는, 게이트 전극이 애노드라인에 접속되며 제6 트랜지스터의 제1 전극이 전원라인에 접속되어 있는 제6 트랜지스터와, 게이트 전극이 일정한 전위로 유지되며 제7 트랜지스터의 제1 전극이 애노드라인에 접속되며 제7 트랜지스터의 제2 전극이 전원라인에 접속되어 있는 제7 트랜지스터를 포함한다.
순전압을 구동 트랜지스터에 인가할 때, 제6 트랜지스터는 온으로 되고, 제7 트랜지스터는 오프로 된다. 역전압을 구동 트랜지스터에 인가할 때, 제6 트랜지스터는 오프로 되고 제7 트랜지스터는 온으로 된다. 구동 트랜지스터에 인가되어야 할 역전압은 전원라인의 전위의 절대치를 크게 함으로써 높아질 수 있다.
도 12a는 전술한 바와 같은 신호 드라이버 회로 및 스캔 드라이버 회로를 갖는 디스플레이 장치의 평면도를 도시한다. 신호 드라이버 회로(103), 스캔 드라이버 회로(104, 105), 및 화소부(1202)가 제1 기판(1210)에 장착된다.
도 12b는 발광소자를 갖는 디스플레이 장치의 라인 A-A'를 취한 단면도이다. n-채널 TFT(1223) 및 p-채널 TFT(1224)를 갖는 CM0S 회로를 구비한 신호 드라이버 회로(1201)가 제1 기판(1210)에 장착된다. 또한, 신호 드라이버 회로 및 스캔 드라이버 회로를 형성하는 TFT들이 CMOS 회로, PMOS 회로 또는 NMOS 회로를 형성할 수 있다. 이 실시예에서, 신호 드라이버 회로 및 스캔 드라이버 회로는 기판에 일체로형성되지만, 스캔 드라이버 회로 및 신호 드라이버 회로는 IC로 형성되어 COG 또는 TAB에 의해 신호라인 또는 스캔라인에 접속될 수 있다.
화소부(1202)는 스위칭 트랜지스터(1211) 및 구동 트랜지스터(1212), 스위칭 트랜지스터와 구동 트랜지스터를 덮으며 예정 위치들에서 어퍼추어(aperture)를 갖는 절연체(insulator:1214), 구동 트랜지스터(1212)의 한 배선에 접속된 발광소자의 제1 전극(1213)과 제1 전극에 제공된 유기 발광층(1215) 및 제2 전극(1216)을 갖는 발광소자, 및 습기, 산소 등으로 인한 발광소자의 열화를 방지하기 위해 제공된 보호층(1217)을 포함한다.
이 실시예에서, 보호층(1217)은 스퍼터링(DE법 및 RF법)에 의해 형성된 질화규소계 또는 산질화규소계 절연막, 또는 질소함유 DLC 막(다이아몬드형 탄소)에 의하여 형성된다.
발광소자의 제1 전극(1213)이 구동 트랜지스터(1212)의 제1 전극에 접촉하면, 적어도 발광소자의 제1 전극(1213)의 바닥부는 반도체막의 드레인 영역과 저항 접촉을 부여할 수 있는 재료로 형성되는 것이 양호하며, 유기 발광층과 접촉하는 표면은 가공성이 큰 재료을 사용함으로써 형성되는 것이 양호하다. 또한, 발광소자의 제1 전극(1213)은 질화티타늄막의 단일층 또는 3층 이상의 라미네이션이 될 수 있다. 또한, 발광소자의 제1 전극(1213)으로서 투명한 전도막을 사용함으로써 이중방출(dual emission) 발광소자를 갖는 디스플레이 장치가 제조될 수 있다.
절연체(1214)는 유기 수지막 또는 규소 함유 절연막을 사용함으로써 형성될 수 있다. 여기서, 포지티브 감광성 아크릴 수지막이 절연체(1214)를 형성하는데 사용된다.
연속 단계로 형성되는 상기 전극들 및 유기 발광층이 양호한 스텝 커버리지(step coverage)를 가질 수 있도록 하기 위해서, 절연체(1214)는 그 상단부 및 바닥부가 일정 곡률을 갖는 곡선이 되도록 형성되는 것이 바람직하다. 절연체(1214)를 형성하기 위한 재료로서 포지티브 감광성 아크릴릭을 사용하는 경우, 예를 들어 절연체(1214)의 상단부만이 곡률반경(0.2 내지 3㎛)을 가질 수 있다. 또한, 절연체(1214)는 감광성 빛에 노출될 때 부식제에서 용해되지 않는 네가티브형이거나 또는 빛에 노출될 때 부식제에서 용해될 수 있는 포지티브형이 될 수 있다.
RGB의 빛을 방출하는 유기 발광층(1215)이 증기 증착 마스크에 의한 증기증착 또는 잉크젯에 의하여 제1 전극(1213)에 선택적으로 형성된다.
발광소자(1218)가 백색광을 방출하는 경우에, 칼라층 및 블랙 매트릭스(BM)층을 갖는 칼라필터를 필요로 한다.
제2 전극(1216)은 접속 영역의 절연체(1214)에 제공된 어퍼추어를 통하여 접속배선(1208)에 접속된다. 상기 접속배선(1208)은 이방성 전도성 수지(ACF)에 의해 가요성 인쇄기판(FPC)에 접속된다. 비디오 신호 및 클록 신호들은 외부입력 단자로서 FPC(1209)를 통해 공급된다. 여기서는 FPC만이 도시되어 있지만, 인쇄배선 기판(PWB)이 FPC에 접속될 수도 있다.
압력 또는 열을 인가하여 ACF를 접속할 때, 막 기판의 가요성 또는 열에 의해 연화된 게팅(getting)으로 인하여 크랙이 발생하지 않도록 주의해야 한다. 예를 들어, 하드(hard) 기판이 지지체로서 접속 영역에 배치될 수 있다.
밀봉재(1205)가 제2 기판(1204)에의 접합을 밀봉하기 위해 제1 막 기판의 주변 모서리를 따라 제공된다. 밀봉재(1205)는 양호하게 에폭시 수지로 형성된다.
접합에 의한 제2 기판(1204)과 보호층(1217) 사이에 공간이 형성된다. 이 공간은 질소가스와 같은 불활성 가스를 충전하거나 또는 고흡습성(high moisture absorbent) 부재를 형성함으로써 습기 또는 산소로부터 보호된다. 이 실시예에서, 고흡습성을 가지며 빛을 투과하는 수지(1230)가 형성된다. 수지(1230)가 빛을 투과함에 따라, 수지는 발광소자로부터 제2 기판쪽으로 방출된 빛의 투과율을 감소시키지 않고 사용될 수 있다.
이 실시예에 따라, 새로운 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성과 그 역전압 인가 방법이 제공될 수 있다. 또한, 역전압이 애노드라인과 신호라인 즉, 신호 드라이버 회로의 애노드라인 및 전원라인을 단락시키지 않고 인가될 수 있다. 따라서, 디스플레이 장치의 수명이 연장된다.
[실시예 4]
본 발명의 디스플레이 장치가 디지털 방식으로 구동될 때, 다단계 그레이스케일 영상(multilevel gray scal image)을 표시하기 위해서 시간 그레이스케일 방법이 사용되고 있다. 이 실시예에서, 역전압이 인가되는 타이밍이 도 3을 참고하여 도시되어 있다. 도 3(a)는 수직축선이 스캔라인이고, 수평축선이 시간인 타이밍 차트이다. 도 3(b)는 j번째 라인에서 스캔라인 Gj의 타이밍 차트이다.
디스플레이 장치의 프레임 주파수는 통상 디스플레이 장치의 시방서에 의존할지라도 약 60Hz로 설정되어 있다. 즉, 1초에 60번씩 화상이 그려진다. 화상이 한번 그려지는 기간은 1 프레임기간(단위 프레임기간)이라고 한다. 이 시간 그레이스케일 방법에서, 1 프레임기간은 다수의 서브프레임 기간들(m(m 은 2 이상의 자연수) 서브프레임 기간 SF1, SF2, …, SFm)로 분할된다. 이 때, 1 프레임기간은 종종 그레이스케일 비트와 동일한 수로 분할되며, 이는 간략화를 위해 여기서 설명되는 경우이다. 즉, 5-비트 그레이스케일이 본 실시예에서 설명되고 있으며, 따라서 1 프레임기간은 5개의 서브프레임 기간 SF1 내지 SF5 로 분할된다.
각각의 서브프레임 기간은 비디오 신호를 화소로 기록하기 위한 기록기간 Ta1, Ta2, …, Tam과, 발광소자가 빛을 방출하거나 또는 방출하지 않는 저장기간 Ts1, Ts2, …, Tsm을 가진다. 저장기간 Ts1 내지 Ts5의 길이들은 Ts1: …:Ts5 = 16:8:4:2:1 의 비율에 속한다. 즉, n-비트 그레이스케일을 표시할 때, n 저장기간들은 그 길이가 2(n-1):2(n-2): …:21:20의 비율에 속한다.
도 3(a, b, c)에서, 서브프레임 기간 SF5는 소거기간 Te5를 가진다. 화소에 기록된 비디오 신호는 소거기간 Te5에서 재설정된다. 소거기간은 필요에 따라 제공될 수 있다.
역전압 인가기간 Tr은 1 프레임기간에 제공된다. 역전압 인가기간 Tr에서, 역전압은 모든 화소에 동시에 인가된다. 이 실시예에서, 역전압 인가기간 Tr은 소거기간 Te5 후에 제공된다. 역전압이 장기간동안 발광소자에 인가되도록 역전압 인가기간 Tr을 길게 하는 것이 바람직하다.
도 3(c)는 도 3(b)에 해당하는 스캔라인 Gj, 애노드라인 및 캐소드라인의 전압들을 도시한다. 도 3(c)에 도시된 바와 같이, 하이 및 로우 펄스 신호들이 스캔라인 Gj에 인가된다. 예를 들어, 5V 및 -2V의 신호들이 실시예 1 또는 2에 설명된 바와 같이 인가된다. 하이 신호는 기록기간 Ta1 내지 Ta5 에서 스캔라인 Gj에 인가되고, 로우 신호는 역전압 인가기간 Tr에서 인가된다.
5V의 전압은 애노드라인에 인가되고, -2V의 전압은 캐소드라인에 인가되며, 한편 -2V의 전압은 애노드라인에 인가되고, 5V의 전압은 역전압 인가기간 Tr에서 캐소드라인에 인가된다.
그레이스케일의 레벨들을 증가시키고자 할 때에는, 1 프레임이 많은 서브프레임 기간들로 분할될 수 있다. 또한, 서브프레임 기간들의 순서는 반드시 최상위 비트에서 시작하여 최하위 비트로 진행할 필요는 없으며, 1 프레임에서 임의의 순서로 진행될 수 있다. 이 순서는 프레임기간에 따라 달라질 수 있다. 마찬가지로 서브프레임 기간도 더욱 분할될 수 있다.
역전압은 각 화소에 선택적으로 인가될 수 있다. 이 경우, 각 화소에 스위치가 설치되어서 역전압이 인가되지 않을 때에는 오프로 되도록 제어된다.
또한, 발광소자의 열화는 각 화소에 따라 달라질 수 있다. 메모리회로 및 카운터 회로에 의해 비디오 신호를 계수하여 기록함으로써 얻어진 데이타에 기초하여, 인가되어야 할 역전압이 발광소자의 열화에 따라 결정될 수 있다. 전위가 일정한 전원라인 또는 캐소드라인과 애노드라인의 전위는 인가된 역전압에 따라 설정될 수 있다. 예를 들어, 각각의 발광소자에 제공되어 있는 애노드라인의 전위는 각 화소에서 설정된다.
이 실시예는 상술한 실시예와 자유로이 조합될 수 있다.
[실시예 5]
이 실시예에서, 화소회로 및 그 작동을 설명한다.
도 4a에 도시된 화소회로는 발광소자(39), 비디오 신호가 입력되는 신호라인(30), 화소로 입력되는 비디오 신호를 제어하기 위한 스위칭 트랜지스터(35), 발광소자(39)에 공급되어야 할 전류량을 제어하기 위한 구동 트랜지스터(36), 발광소자(39)로 향하는 전류공급을 제어하기 위한 전류제어 트랜지스터(37), 기록된 비디오 신호의 전위를 소거하기 위한 소거 트랜지스터(40), 및 비디오 신호의 전위를 저장하기 위한 커패시터(38)를 포함한다.
이 실시예에서, 스위칭 트랜지스터(35) 및 소거 트랜지스터(40)는 n-채널 트랜지스터이고, 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)는 p-채널 트랜지스터이다. 구동 트랜지스터(36)는 포화영역에서 작동하고, 전류제어 트랜지스터(37)는 직선형 영역에서 작동한다. 따라서, 구동 트랜지스터(36)는 채널 형성 영역의 L이 그 W 보다 길게 되도록, 양호하게는 L이 W의 길이 보다 5배 이상길게 되도록 형성된다. 각 트랜지스터는 강화 트랜지스터이거나 또는 소모 트랜지스터일 수 있다.
구동 트랜지스터(36)는 직선형 영역에서 작동될 수 있다. 구동 트랜지스터(36)가 직선형 영역에서 작동할 때, 구동전압이 낮아질 수 있다. 따라서, 디스플레이 장치의 저전력 소비를 기대할 수 있다.
스위칭 트랜지스터(35)의 게이트 전극은 스캔라인(31)에 접속된다. 스위칭트랜지스터(35)의 제1 전극은 신호라인에 접속되고, 그 제2 전극은 전류제어 트랜지스터(37)의 게이트 전극에 접속된다. 구동 트랜지스터(36)의 게이트는 제2 전원라인(33)에 접속된다. 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)는 제1 전원라인(32) 및 발광소자(39)에 접속되므로, 제1 전원라인(32)에서부터 공급된 전류가 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)의 드레인 전류로서 발광소자(39)에 공급된다.
커패시터(38)의 두 전극중 하나가 제1 전원라인(32)에 접속되고, 다른 하나가 전류제어 트랜지스터(37)의 게이트에 접속된다. 커패시터(38)는 스위칭 트랜지스터(35)가 선택되지 않을 때(오프 상태) 커패시터(38)의 전극들 사이의 전위차를 유지하도록 제공되어 있다. 커패시터(38)는, 스위칭 트랜지스터(35) 또는 구동 트랜지스터(36) 또는 전류제어 트랜지스터(37)의 게이트 용량이 충분히 커며 각 트랜지스터로부터의 누설전류가 허용치내에 있을 때에는 설치되지 않는다.
소거 트랜지스터(40)의 게이트 전극은 리셋라인(41)에 접속되고, 그 제1 전극은 제1 전원라인(32)에 접속되고, 그 제2 전극은 전류제어 트랜지스터(37)의 게이트에 접속된다. 즉, 소거 트랜지스터(40)의 제1 전극 및 제2 전극은 커패시터(38)의 각 단부에 접속된다.
도 4a에 도시된 화소의 작동은 3 기간: 기록기간, 발광기간 및 소거기간으로 설명된다. 먼저, 스캔라인(31)에 접속된 스위칭 트랜지스터(35)는 스캔라인(31)이 기록기간에서 선택될 때 온으로 된다. 다음에, 신호라인(30)에 입력된 비디오 신호가 스위칭 트랜지스터(35)를 경유하여 전류제어 트랜지스터(37)의 게이트로 입력된다. 구동 트랜지스터(36)는 그 게이트가 제2 전원라인(33)에 접속됨에 따라 전류제어 트랜지스터(37)로부터 개별적으로 제어될 수 있다는 점에 주목하기 바란다.
전류제어 트랜지스터(37)가 비디오 신호에 의해 온으로 될 때, 전류가 제1 전원라인을 경유하여 발광소자(39)로 공급된다. 이 때, 전류제어 트랜지스터(37)가 직선형 영역에서 작동하므로, 발광소자(39)에 공급되는 전류는 포화영역에서 작동하는 구동 트랜지스터와 발광소자(39)의 V-I 특성에 의해 결정된다. 발광소자(39)는 공급되는 전류에 따른 휘도에서 발광한다.
전류제어 트랜지스터(37)가 비디오 신호에 의해 오프로 되는 경우, 전류는 발광소자(39)로 흐르지 않는다.
스위칭 트랜지스터(35)는 스캔라인(31)의 전위를 제어함으로써 오프로 되고, 기록기간에 기록된 비디오 신호의 전위가 저장기간에 보유된다. 전류제어 트랜지스터(37)가 기록기간에 온으로 될 때, 비디오 신호의 전위가 커패시터(38)에 보유되며 발광소자(39)로의 전류공급이 유지되기 때문에, 발광소자(39)는 계속 발광한다. 다른 한편, 전류제어 트랜지스터(37)가 기록기간에 오프로 될 때, 비디오 신호의 전위는 커패시터(38)에 유지되며 전류는 발광소자(39)로 흐르지 않는다. 따라서, 발광소자(39)가 빛을 방출하지 않는다.
소거기간에서, 소거 트랜지스터(40)는 리셋라인에 해당하는 제2 스캔라인(41)이 선택될 때 온으로 된다. 제1 전원라인(32)의 전위는 소거 트랜지스터(40)를 경유하여 전류제어 트랜지스터(37)의 게이트로 공급된다. 따라서, 전류제어 트랜지스터(37)는 온으로 된다. 그래서, 발광소자(39)에 전류가 공급되지 않는조건이 강력하게 발생된다.
역전압 인가기간에서, 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)는 도 1b 및 2b에 도시된 바와 같이 온으로 되므로 역전압이 발광소자에 인가된다.
기록기간, 저장기간, 소거기간 및 역전압 인가기간의 타이밍 차트는 실시예 4를 참고할 수 있다.
도 4b에 도시된 화소회로는, 다이오드(46)가 발광소자(39)와 제1 전원라인(32) 사이에 제공되어 있다는 점에서 도 4a에 도시된 화소회로와는 다르다.
역전압은, 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)가 온인 경우 보다 저항이 작은 다이오드(46)를 경유하여 인가될 수 있다. 그 결과, 역전압이 효율적으로 인가될 수 있다. 또한, 역전압을 인가하는데 필요한 시간이 단축될 수 있고, 따라서 기록기간 및 저장기간이 길게 제공될 수 있다.
도 4c에 도시된 화소회로는, 구동 트랜지스터(36)의 게이트 전극이 스캔라인에 평행하게 제공된 제3 스캔라인(45)에 접속되어 있다는 점에서 도 4a에 도시된 화소회로와는 다르다. 따라서, 발광소자(39)는 제3 스캔라인(45)에 인가된 펄스신호에 의해 제어된다.
그 외 다른 구성은 도 4a에 도시된 것과 동일하므로 설명은 생략한다.
도 4d에 도시된 화소회로는, 다이오드(46)가 발광소자(39)와 제1 전원라인(32) 사이에 제공되어 있다는 점에서 도 4c에 도시된 화소회로와는 다르다.
역전압은, 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)가 온인 경우 보다 저항이 작은 다이오드(46)를 경유하여 인가될 수 있다. 그 결과, 역전압이 효율적으로 인가될 수 있다. 또한, 역전압을 인가하는데 필요한 시간이 단축될 수 있고, 따라서 기록기간 및 저장기간이 길게 제공될 수 있다.
그 외 다른 구성은 도 4c에 도시된 것과 동일하므로 설명은 생략한다.
도4e에 도시된 화소회로는, 구동 트랜지스터(36)의 게이트 전극과 전류제어 트랜지스터(37)의 게이트 전극이 공통이라는 점에서 도 4a에 도시된 화소회로와는 다르다. 따라서, 다른 특성들을 갖는 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)가 이들을 개별적으로 제어할 때 사용될 것이다. 도 4e에서, 구동 트랜지스터(36)는 소모 트랜지스터이고, 전류제어 트랜지스터(37)는 강화 트랜지스터이다.
그 외 다른 구성은 도 4a에 도시된 것과 동일하므로 설명은 생략한다.
도 4f에 도시된 화소회로는, 다이오드(46)가 발광소자(39)와 제1 전원라인(32) 사이에 제공되어 있다는 점에서 도 4a에 도시된 화소회로와는 다르다.
역전압은, 구동 트랜지스터(36) 및 전류제어 트랜지스터(37)가 온인 경우 보다 저항이 작은 다이오드(46)를 경유하여 인가될 수 있다. 그 결과, 역전압이 효율적으로 인가될 수 있다. 또한, 역전압을 인가하는데 필요한 시간이 단축될 수 있고, 따라서 기록기간 및 저장기간이 길게 제공될 수 있다.
그 외 다른 구성은 도 4e에 도시된 것과 동일하므로 설명은 생략한다.
본 실시예에서 설명된 바와 같이, 본 발명은 역전압이 인가될 수 있는 여러 가지 화소구성들을 가질 수 있다. 따라서, 디스플레이의 수명이 연장된다.
[실시예 6]
이 실시예에서, 각 화소회로의 특정 마스크 레이아웃을 설명한다.
도 6에서, 신호라인(801), 제1 전원라인(802), 제2 스캔라인(803), 제1 스캔라인(804), 스위칭 트랜지스터(805), 소거 트랜지스터(806), 구동 트랜지스터(807), 전류제어 트랜지스터(808), 발광소자의 제1 전극(809), 제2 전원라인(811), 및 커패시터(812)가 제공되어 있다.
이 실시예에서, 제2 전원라인(811)이 제1 전원라인(802)에 평행하게 제공된다. 제2 전원라인(811)은 구동 트랜지스터(807)의 게이트 전극에 접속된다. 스위칭 트랜지스터(805) 및 소거 트랜지스터(806)는 2개의 게이트 전극이 반도체 층에 제공되어 있는 이중 게이트 구조를 가진다. 제1 스캔라인(804) 및 제2 스캔라인(803)은 각각 일부가 반도체층과 중첩되어 있으며 스위칭 트랜지스터(805) 및 소거 트랜지스터(806)의 게이트 전극으로서 작용한다. 즉, 각 트랜지스터의 게이트 전극, 제1 스캔라인(804) 및 제2 스캔라인(803)은 동일한 제1 전도막을 패터닝함으로써 형성된다.
신호라인(801), 제1 전원라인(802) 및 제2 전원라인(811)은 동일한 제2 전도막을 패터닝함으로써 형성된다. 각 트랜지스터의 제1 전극 및 제2 전극은 제2 전도막에 의해 형성된다.
커패시터(812)는 적어도 반도체 막, 게이트 절연막 및 제1 전도막으로 된 적층 구조를 가진다. 소거 트랜지스터(806)의 제2 전극과 커패시터(812)의 하나의 전극이 제1 전원라인(802)에 접속된다. 커패시터(812)에 보유된 전하는 소거 트랜지스터(806)가 온이 될 때 방출된다.
전류제어 트랜지스터(808) 및 구동 트랜지스터(807)는 동일한 전도도를 가지도록 형성된다. 그들의 불순물 영역들은 공유되며, 그들의 ON/OFF는 각각의 게이트 전극에 의해 제어된다. 예를 들어, 강화 트랜지스터 및 소모 트랜지스터를 사용하여 전류제어 트랜지스터(808) 및 구동 트랜지스터(807)의 특성을 변화시키는 경우, 다른 불순물 농도가 도핑될 수 있다.
도 4e 및 4f에 도시된 바와 같이 전류제어 트랜지스터(808) 및 구동 트랜지스터(807)의 게이트 전극들을 공유하는 경우에, 특히 특성이 다른 트랜지스터들이 사용될 것이다.
구동 트랜지스터(807)의 제2 전극과 발광소자의 제1 전극(809)이 절연층의 접촉을 통해 접속되지만, 발광소자의 제1 전극(809)이 구동 트랜지스터(807)의 제2 전극상에 형성될 수 있다.
구동 트랜지스터(807)가 포화영역에서 작동할 때, 구동 트랜지스터의 L/W는 전류제어 트랜지스터(808)의 L/W 보다 크게 되도록 설계되어 있다. 예를 들어, 구동 트랜지스터(807)의 L/W: 전류제어 트랜지스터(808)의 L/W = 5 내지 6000: 1 이면 만족스럽게 된다. 따라서, 구동 트랜지스터(807)의 반도체 막은 이 실시예에서 스트립 형상을 가지도록 형성된다.
구동 트랜지스터(53)는 직선형 영역에서 작동할 수 있다는 점에 주목하기 바란다. 구동 트랜지스터(53)가 직선형 영역에서 작동할 때, 구동전압은 낮아질 수 있다. 따라서, 디스플레이 장치의 저전력 소비를 기대할 수 있다.
도 7에서, 신호라인(821), 제1 전원라인(822), 제2 스캔라인(823), 제1 스캔라인(824), 스위칭 트랜지스터(825), 소거 트랜지스터(826), 구동 트랜지스터(827), 전류제어 트랜지스터(828), 발광소자의 제1 전극(829), 제2 전원라인(831), 및 커패시터(832)가 제공되어 있다.
도 7에 도시된 평면도는 제2 전원라인(831)의 관점에서 도 6과 다르다. 도 7에서, 인접한 화소들에서의 구동 트랜지스터들은 제1 전도막 및 제2 전원라인에 의해 접속된다. 특히, 화소에서의 컴포넌트들은 제1 전도막을 사용하여 접속되는 반면에, 이 컴포넌트들은 인접한 화소들에서의 제2 전원라인을 사용하여 접속된다. 제2 전원라인(831)는 인접한 화소들에서 구동 트랜지스터(827)들의 제1 전극들 사이에 교대로 제공된다. 따라서, 도 6에 도시된 구성 보다는 도 7에 도시된 구성에서 더 넓은 어퍼추어가 얻어질 수 있다.
도 8에서, 신호라인(841), 제1 전원라인(842), 제2 스캔라인(843), 제1 스캔라인(844), 스위칭 트랜지스터(845), 소거 트랜지스터(846), 구동 트랜지스터(847), 전류제어 트랜지스터(848), 발광소자의 제1 전극(849), 및 커패시터(852)가 제공되어 있다.
도 8의 평면도에서, 인접한 화소들에서이 구동 트랜지스터(847)들의 게이트 전극들은 서로 접속되어 있다. 도 8의 평면도는 구동 트랜지스터의 게이트 전극이 도 4c에 도시된 바와 같이 제2 스캔라인에 접속되어 있는 화소회로와 일치한다.
도 9에서, 신호라인(861), 제1 전원라인(862), 제2 스캔라인(863), 제1 스캔라인(864), 제3 스캔라인(873), 제 4스캔라인(874), 제5 스캔라인(875), 스위칭 트랜지스터(865), 소거 트랜지스터(866), 구동 트랜지스터(867), 전류제어 트랜지스터(868), 발광소자의 제1 전극(869), 및 커패시터(872)가 제공되어 있다.
도 9에 도시된 평면도에서, 각 화소에서의 구동 트랜지스터(867)의 게이트 전극은 제3 스캔라인(873), 제4 스캔라인(874), 제5 스캔라인(875)에 각각 접속되어 있다. 따라서, 다른 전압이 RGB 각각에서 구동 트랜지스터(867)에 인가될 수 있다.
도 10에서, 신호라인(881), 제1 전원라인(882), 제2 스캔라인(883), 제1 스캔라인(884), 스위칭 트랜지스터(885), 소거 트랜지스터(886), 구동 트랜지스터(887), 전류제어 트랜지스터(888), 발광소자의 제1 전극(889), 커패시터(892), 제1 전극 및 게이트 전극이 접속되어 있는 트랜지스터(893)(다이오드로서 언급된), 및 상기 다이오드를 제어하기 위한 다이오드용 전원라인(894)이 제공되어 있다. 도 10에서, n-채널 트랜지스터는 다이오드(893)로서 사용되고, 다이오드의 게이트 전극 및 드레인 전극은 제2 전도막에 의해 접속된다. p-채널 트랜지스터가 다이오드(893)로서 사용될 때, 그 게이트 전극 및 드레인 전극은 제2 전도막에 의해 접속될 수 있다.
도 10에 도시된 평면도에서, 다이오드(893)는 발광소자의 제1 다이오드(889)와 제1 전원라인(882) 사이에 제공된다. 다이오드용 전원라인(894)의 일부는 다이오드(893)의 게이트 전극에 해당한다. 역전압이 인가될 때, 다이오드(893)를 온시키는 신호가 다이오드용 전원라인(894)에 입력된다. 도 10의 평면도는 도 4b, 4d, 4f에 도시된 바와 같이 화소부에서 다이오드를 갖는 회로에 해당한다.
다이오드(893)는 이 실시예에서 설명된 구조로 제한하지 않고, pn-접합을 가지도록 형성될 수 있다.
본 실시예에 설명된 바와 같이, 역전압이 여러 가지 평면도를 가질 수 있는 화소 구성에 인가될 수 있다. 그 결과, 디스플레이 장치의 수명이 연장된다.
[실시예 7]
본 발명이 적용될 수 있는 전자장치는 디지털 카메라, 차량 오디오와 같은 오디오 재생장치, 노트북 PC, 게임기, 휴대용 정보단말기(휴대용 전화기, 휴대용 게임기 등), 기록매체를 구비한 가정용 게임기와 같은 영상 재생장치 등을 포함한다. 이 전자장치들의 특정 실예가 도 11a 내지 도 11h에 도시되어 있다.
도 11a는 하우징(2001), 지지베이스(2002), 디스플레이부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함하는 디스플레이 장치를 도시한다.
도 11b는 본체(2101), 디스플레이부(2102), 영상 수신부(2103), 조작키(2104), 외부 접속포트(2105), 셔터(2106) 등을 포함하는 디지털 스틸 카메라를 도시한다.
도 11c는 본체(2201), 하우징(2202), 디스플레이부(2203), 키보드(2204), 외부 접속포트(2205), 지시 마우스(2206) 등을 포함하는 노트북 PC를 도시한다.
도 11d는 본체(2301), 디스플레이부(2302), 스위치(2303), 조작키(2304), 적외선 포트(2305) 등을 포함하는 모바일 컴퓨터를 도시한다.
도 11e는 기록매체를 구비하며, 본체(2401), 하우징(2402), 디스플레이부 A(2403), 디스플레이 B(2404), 기록매체 판독부(2405), 조작키(2406), 스피커부(2407) 등을 포함하는 휴대용 영상 재생장치를 도시한다. 디스플레이부 A(2403)는 주로 영상 데이타를 표시하는 반면에, 디스플레이 B(2404)는 주로 텍스트 데이타를 표시한다.
도 11f는 본체(2501), 디스플레이부(2502), 아암부(2503)를 포함하는 잠수 안경형(goggle-type) 디스플레이를 도시한다.
도 11g는 본체(2601), 디스플레이부(2602), 하우징(2603), 외부 접속포트(2604), 원격제어 수신부(2605), 영상 수신부(2606), 배터리(2607), 오디오 입력부(2608), 조작키(2609), 접안렌즈(eyepiece:2610) 등을 포함하는 비디오 카메라를 도시한다.
도 11h는 본체(2701), 하우징(2702), 디스플레이부(2703), 오디오 입력부(2704), 오디오 출력부(2705), 조작키(2706), 외부 접속포트(2707), 안테나(2708) 등을 포함하는 휴대용 단자로서의 휴대용 전화기를 도시한다.
상술한 각각의 전자장치가 시간에 걸쳐 열화하는 발광소자를 갖는 패널을 구비하는 경우에, 애노드라인과 신호라인을 단락시키지 않고 역전압이 인가될 수 있기 때문에 열화가 억제될 수 있다. 따라서, 전자장치가 최종수요자에게 양호하게 배급된 후에, 전자장치를 사용하지 않을 때에 역전압을 인가함으로써 전자장치 자체의 수명이 연장될 수 있다.
본 실시예는 상술한 실시예와 자유로이 조합될 수 있다.
[실시예 8]
이 실시예에서, 역전압 인가회로가 신호라인측에 접속되어 있다.
도 13a는 순전압이 인가되고 발광소자가 빛을 방출하는 상태를 도시한다. 도 13a에 도시된 역전압 인가회로9116)는 n-채널 트랜지스터(20) 및 p-채널 트랜지스터(21)를 구비하는 아날로그 스위치(28)를 포함한다. n-채널 트랜지스터(20)의 게이트 전극은 이 실시예에서 전위가 5V로 유지되는 전원라인에 접속되어 있다. p-채널 트랜지스터(21)의 게이트 전극은 전위가 일정한 전원라인 또는 캐소드라인에 접속되어 있다. 이 실시예에서, p-채널 트랜지스터(21)의 게이트 전극은 전위가 0V로 고정되어 있는 제1 전원라인(19)에 접속되어 있다. 아날로그 스위치(28)의 출력배선(출력단자)은 신호라인(57)에 접속되어 있다.
이러한 방법으로, 역전압 인가회로(116)를 신호라인측에 접속할 때, 역전압 인가 트랜지스터(17)를 더이상 필요로 하지 않는다.
다른 회로구성 및 화소의 트랜지스터가 도 1a와 동일하므로 설명을 생략한다. 구동 트랜지스터의 게이트와 소스 사이의 전압 Vgs은 구동 트랜지스터의 게이트 전극의 전위를 고정시킴으로써 기생 용량 및 배선 용량으로 인하여 시간에 따라 변하지 않는다는 점에 주목하기 바란다. 따라서, 제2 전원라인(60)의 전위는 적어도 순전압이 실시예 1에 설명된 대로 인가될 때 고정되어 있는 것이 바람직하다.
상술한 회로구성에서, 비디오 신호는 예를 들어 신호 드라이버 회로의 제2 래치 회로(113)로부터 출력되어 아날로그 스위치(28)로 입력된다. 이 실시예에서,비디오 신호는 로우(예를 들어 0V)와 하이(예를 들어 5V)의 펄스 신호를 가진다. 비디오 신호는 시프트 레지스터 또는 제1 래치 회로에서부터 추가로 버퍼 회로 등을 거쳐 아날로그 스위치(28)로 입력될 수 있다는 것에 주목하기 바란다.
이 때, 아날로그 스위치(28)에서 n-채널 트랜지스터(20)나 p-채널 트랜지스터(21)가 온으로 된다. 특히, 로우 비디오 신호가 입력될 때에는 p-채널 트랜지스터(21)가 온 되며, 하이 비디오 신호가 입력될 때에는 n-채널 트랜지스터(20)가 온 된다. 스캔라인(58)이 선택되고 스위칭 트랜지스터(51)가 온이 될 때, 비디오 신호가 신호라인(57)을 거쳐 화소(101)로 입력된다.
다음에, 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)가 온으로 되며, 발광소자(55)가 입력된 비디오 신호에 따라 빛을 방출한다.
이 때, 리셋라인(59)을 선택하기 위한 소거기간은 소거 트랜지스터(52)를 작동시킴으로써 필요한 대로 제공된다. 소거 트랜지스터(52)는 이 실시예에서는 n-채널 트랜지스터이지만, p-채널 트랜지스터가 될 수도 있다. 소거 트랜지스터 및 그 작동에 대해서는 본 발명이 조합하여 사용될 수 있는, 일본특허출원 공개 2001-343933호를 참고하기 바란다.
애노드라인(18) 및 제2 전원라인(60)은 실시예 1에 설명된 바와 같이 제어회로(118)에 접속될 수 있다.
상술한 상태에서, 캐소드라인(69)의 전위는 -10V이고, 애노드라인(18)의 전위는 5V이다. 따라서, 순전압이 발광소자에 인가된다.
도 13b는 역전압이 인가되는 상태를 도시한다. 역전압이 인가될 때, 로우 비디오 신호가 입력된다(예로서 0V). 다음에, 아날로그 스위치(28)에서의 양 트랜지스터가 오프로 되고 비디오 신호는 화소로 입력되지 않는다. 따라서, 스위칭 트랜지스터(51)가 오프로 되어 스캔라인(58)이 선택되더라도 비디오 신호가 입력되지 않는다.
하이 비디오 신호(예로서 5V)가 역전압이 인가되기 직전에 입력될 때, 아날로그 스위치(28)가 온이 될 수 있다. 따라서, 신호라인(57)의 전위는 역전압이 인가되기 직전에 로우(예로서 0V)로 설정된다. 특히, 로우(예로서 0V) 비디오 신호는 역전압 인가기간을 개시하기 직전에 신호라인(57)으로 입력된다. 그 후, 역전압이 애노드라인 및 캐소드라인에 인가된다. 예를 들어, 애노드라인의 전위는 -10V이고, 캐소드라인(69)의 전위는 5V이다.
이 때, 구동 트랜지스터(53)와 전류제어 트랜지스터(54)를 온으로 함으로써 역전압이 효율적으로 인가된다. 포화영역에서 작동하기 위해 구동 트랜지스터의 L/W가 크게 되도록 설계되어 있는 구동 트랜지스터(53)는 고저항을 가져도 좋다.
따라서, 실시예 1에 설명된 것과 유사한 제어회로(118)를 사용하여 제1 n-채널 트랜지스터(61)를 온으로 하고 제2 p-채널 트랜지스터(62)를 오프로 하고, 구동 트랜지스터(53)의 게이트 전극에 접속된 제2 전원라인(60)의 전위를 -10V로 하는 것이 바람직하다.
그 결과, 구동 트랜지스터(53)의 게이트 전극에 인가되는 게이트 전압이 높아질 수 있으며, 이는 역전압이 인가될 때 구동 트랜지스터(53)의 저항의 효과를 감소시킬 수 있다. 구동 트랜지스터(53)는 마찬가지로 직선형 영역에서 작동할 수있다는 것에 주목하기 바란다.
또한, 구동 트랜지스터(53)와 전류제어 트랜지스터(54)의 저항을 상쇄하기 위해서 발광소자의 제1 전극(이 실시예에서는 애노드)과 애노드라인(18) 사이에 다이오드가 설치되어도 좋다.
아날로그 스위치(28)를 오프로 함으로써 애노드라인(18)과 신호라인(57)을 단락시키지 않고 역전압이 인가될 수 있다.
이어서, 역전압후에 순전압을 인가하는 경우 즉, 각 전위를 복귀하는 경우를 설명한다. 역전압후에 순전압을 인가할 때, 발광소자(55)는 구동 트랜지스터(53)의 게이트 전극의 전위가 -10V로 유지되기 때문에 비디오 신호와 관계없이 빛을 방출할 수 있었다.
다음에, 도 14a에 도시된 바와 같이, 버퍼회로(141), 레벨 시프터(143), NOR/NAND 회로(144) 및 시프트 레지스터(145)를 갖는 스캔 드라이버 회로(140)에서, 버퍼회로(141)와 레벨 시프터(143) 사이에 제2 제어회로(142)가 제공된다. 버퍼회로(141)는 적절하게 배치될 수 있고 제2 제어회로(142)는 적어도 각 리셋라인에 접속될 수 있다는 것에 주목하기 바란다. 즉, 제2 제어회로(142)는 화소부와 레벨 시프터(143) 사이에 제공될 수 있다.
제2 제어회로는, 순전압이 인가될 때 스캔라인을 선택하기 위해 스캔 드라이버 회로에서부터 공급되는 신호를 입력시키고, 역전압후에 순전압이 인가될 때 오프로 되는 구동 트랜지스터(53) 및 전류제어 트랜지스터(54)를 제어할 수 있도록 하는데 필요하다.
도 14b는 제2 제어회로(142)의 구체적 구성을 도시한다. 제2 제어회로(142)는 인버터 회로(148), 각 리셋라인에 제공된 p-채널 트랜지스터, 및 클록 인버터(149)를 구비한다. 트랜지스터(147)의 제1 전극은 리셋라인(59)에 접속되고, 그 게이트 전극은 제3 전원라인(160)에 접속되고, 그 제2 전극의 전위는 7V로 유지된다. 인버터 회로(148)는 제3 전원라인(160) 및 제4 전원라인(161)에 접속된다. 클록 인버터(149)의 제1 단자는 제3 전원라인(160)에 접속되고, 그 제2 단자는 제4 전원라인(161)에 접속된다. 클록 인버터의 입력배선은 리셋라인(59)에 접속되고, 그 출력배선은 레벨 시프터(143)에 접속된다.
제2 제어회로(142)에서, 리셋라인(59)의 전위는 제어신호(REV)를 제3 전원라인(160)에 입력시킴으로써 제어될 수 있다. 특히, 로우 제어신호가 제3 전원라인9160)에 입력될 때, 트랜지스터(147)는 온으로 되고 리셋라인(59)의 전위는 7V로 된다. 다음에, 애노드라인의 전위는 순전압을 인가하기 위해 5V로 설정된다. 다음에, 소거 트랜지스터(52)는 온으로 되고 전류제어 트랜지스터(54)의 게이트 전극의 전위는 5V로 된다. 이 때, 전류제어 트랜지스터(54)는 오프로 된다. 그 후 캐소드라인의 전위는 -10V로 설정되고, 순전압이 인가된다.
이러한 방법으로, 제2 제어회로(142)를 사용하여 전류제어 트랜지스터(54)를 오프로 함으로써 발광소자(55)는 비디오 신호들에 따라 빛을 방출한다. 이 실시예에서는 전류제어 트랜지스터(54)가 오프로 되지만 구동 트랜지스터(53)를 오프로 할 수 있다는 것에 주목하기 바란다.
제2 제어회로(142)는 제어신호가 동시에 입력되는 모든 리셋라인(59)에 접속되어 있다. 이에 의해, 전류제어 트랜지스터(54)가 오프로 될 수 있다.
상술한 작동은 각각의 리셋라인에 대해 실행될 수 있다. 이 경우, 제어신호는 역전압 인가기간 Tr에 리셋라인들을 연속적으로 선택함으로써 연속적으로 입력될 수 있다.
상술한 작동에 따라, 역전압으로부터 순전압으로 복귀하는 경우에 비디오 신호들에 관계없이 발광소자(55)과 발광하는 것이 방지될 수 있다. 즉, 발광소자는 비디오 신호들에 따라 발광한다.
도 14c는 역전압 인가기간 Tr에서 애노드라인(18) 및 캐소드라인(69)에 인가되는 전압과, 제3 전원라인(160)에 입력되는 제어신호(REV)의 구체적 타이밍 차트이다.
먼저, 역전압이 애노드라인(18) 및 캐소드라인(69)에 인가된다. 특히, 애노드라인(18)의 전위는 -10V로 설정되는 반면에, 캐소드라인(69)의 전위는 5V로 설정된다. 이 때, REV는 하이 신호이다. 예정시간이 경과한 후, 애노드라인(18)의 전위는 5V로 복귀되고, REV의 전위는 로우로 변하고, 다음에 소거 트랜지스터(52)는 온으로 된다. 리셋라인(59)의 전위는 7V로 되고, 전류제어 트랜지스터(54)는 오프로 된다. 이 때, 발광소자(55)는 전류제어 트랜지스터(54)가 오프이기 때문에 발광하지 않는다.
애노드라인의 전위가 5V로 설정되는 타이밍 이전에 REV의 전위가 로우로 변화될 수 있고 또는 그 반대로 될 수 있다는 것에 주목하기 바란다. 그러나, 불필요하게 높은 전압이 소거 트랜지스터(52)에 인가되지 않도록 애노드라인(18)의 전위를 설정한 후에 REV의 전위를 로우로 변화시키는 것이 바람직하다.
도 14a 내지 14c는 제어신호가 로우인 경우를 도시하고 있지만, 인버터 회로(148)의 입력 단자와 출력 단자를 반대로 접속함으로써 하이 제어신호가 제4 전원라인(161)에 입력될 수 있다.
도 15a에서, 도 14a 및 14b에 도시된 것과 다른 제2 에어회로가 NOR 회로(146)와 레벨 시프터(143) 사이에 제공된다.
도 15b는 제2 제어회로(142)의 구체적 구성을 도시한다. 클록 신호가 입력되는 제1 인버터 회로(170)는 p-채널 트랜지스터(70)와 n-채널 트랜지스터(71)를 가진다. 제1 인버터 회로(170)의 출력배선에 접속된 제2 인버터 회로(171)는 p-채널 트랜지스터(72) 및 n-채널 트랜지스터(73)를 가진다. 제2 인버터 회로(171)의 출력배선과 NOR 회로(146)의 출력배선에 접속된 NOR 회로(172)는 직렬로 접속된 p-채널 트랜지스터(74, 75)와 병렬로 접속된 n-채널 트랜지스터(76, 77)를 가진다.
상기 제2 제어회로에서 하이 제어신호가 제1 인버터 회로(170)의 입력배선에서부터 입력될 때, p-채널 트랜지스터(74)는 오프로 되고, n-채널 트랜지스터(77)는 온으로 되고, 로우 신호가 버퍼회로(141)로 출력된다. 이 때, 소거 트랜지스터(52)는 온으로 될 수 있다. 순전압을 인가하여 캐소드라인(69)이 -10V의 전위를 가지게 함으로써 전류제어 트랜지스터(54)는 오프로 될 수 있다.
제2 제어회로(142)를 사용하여 전류제어 트랜지스터(54)를 오프로 함으로써, 발광소자(55)가 비디오 신호에 따라 발광할 수 있다. 이 실시예에서는 전류제어 트랜지스터(54)가 오프로 되지만, 구동 트랜지스터(53)가 마찬가지로 오프로 될 수있다.
도 15c는 역전압 인가기간 Tr에서 애노드라인(18) 및 캐소드라인(69)에 인가된 전압과, 제어신호(REV)의 구체적 타이밍 차트이다.
역전압이 애노드라인(18) 및 캐소드라인(69)에 인가된다. 특히, 애노드라인(18)의 전위는 -10V로 설정되고, 캐소드라인(69)의 전위는 5V로 설정된다. 이 때, REV는 로우 신호이다. 예정시간이 경과한 후, 애노드라인(18)의 전위는 5V로 복귀되고, REV의 전위는 하이로 변하고, 다음에 소거 트랜지스터(52)가 온으로 된다. 리셋라인(59)의 전위는 7V로 된다. 이 때, 발광소자(55)는 전류제어 트랜지스터(54)가 오프이기 때문에 발광하지 않는다.
애노드라인의 전위가 5V로 설정되는 타이밍 이전에 REV의 전위가 하이로 변할 수 있고 또는 그 반대로 될 수 있다는 것에 주목하기 바란다. 그러나, 불필요하게 높은 전압이 소거 트랜지스터(52)에 인가되지 않도록 애노드라인의 전위를 5V로 설정한 후에 REV의 전위를 하이로 변화시키는 것이 바람직하다.
상술한 작동에 따라, 역전압으로부터 순전압으로 복귀하는 경우에 비디오 신호들에 관계없이 발광소자(55)과 발광하는 것이 방지될 수 있다. 즉, 발광소자는 비디오 신호들에 따라 발광한다.
이 실시예에서, 발광소자의 제1 전극이 애노드에 해당하지만, 마찬가지로 캐소드가 될 수 있다.
이 실시예에 따라, 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성과 그 역전압 인가 방법이 제공될 수 있다.
이 실시예에 설명된 전위들은 실예에 불과하고 본 발명은 이를 제한하지 않는다.
본원은 2003년 7월 23일자 일본 특허청에 출원된 일본특허출원 2003-278484호에 기초하며, 그 내용은 본원에 참고로 합체되어 있다.
본 발명은 첨부 도면을 참고하여 실예를 들어 설명하였지만, 기술에 숙련된 자는 여러 가지 변경 및 수정이 가능하다. 따라서,그러한 변경 및 수정이 본 발명의 범위를 벗어나지 않는 한, 본 발명에 포함되는 것으로 간주되어야 한다.
본 발명에 따라, 새로운 화소 회로를 갖는 디스플레이 장치에서 발광소자의 열화를 제어함으로써 신뢰성을 강화하기 위해 역전압을 인가하는 회로 구성과 그 역전압 인가 방법이 제공될 수 있다. 따라서 디스플레이 장치의 저전력 소모율이 실현될 수 있다.

Claims (33)

  1. 발광소자를 구비하는 화소부와;
    신호를 발광소자에 입력하는 신호라인과;
    상기 신호라인을 가로질러 제공된 스캔라인과;
    상기 스캔라인에 접속된 역전압 인가회로를 포함하고,
    상기 역전압 인가회로는,
    게이트 전극이 애노드라인에 접속되어 있는 제1 트랜지스터와, 게이트 전극이 전원라인에 접속되어 있는 제2 트랜지스터를 구비하는 아날로그 스위치와;
    게이트 전극이 캐소드라인 또는 전원라인에 접속되어 있으며, 제1 전극이 애노드라인에 접속되어 있고, 제2 전극이 스캔라인에 접속되어 있는 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 다른 극성을 갖는 디스플레이 장치.
  2. 발광소자를 구비하는 화소부와;
    신호를 발광소자에 입력하는 신호라인과;
    상기 신호라인을 가로질러 제공된 스캔라인과;
    상기 스캔라인에 접속된 역전압 인가회로를 포함하고,
    상기 역전압 인가회로는,
    게이트 전극이 애노드라인에 접속되어 있는 제1 트랜지스터와, 게이트 전극이 전원라인에 접속되어 있는 제2 트랜지스터를 구비하는 아날로그 스위치와;
    게이트 전극이 캐소드라인 또는 전원라인에 접속되어 있으며, 그 제1 전극이 애노드라인에 접속되어 있고, 그 제2 전극이 아날로그 스위치의 출력배선 및 스캔라인에 접속되어 있는 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 다른 극성을 갖는 디스플레이 장치.
  3. 발광소자를 구비하는 화소부와;
    신호를 발광소자에 입력하는 신호라인과;
    상기 신호라인을 가로질러 제공된 스캔라인과;
    상기 스캔라인에 접속된 역전압 인가회로를 포함하고,
    상기 역전압 인가회로는,
    제1 전극이 고전위측의 전원라인에 접속되어 있고, 그 제2 전극이 스캔라인에 접속되어 있는 제1 트랜지스터와; 그 게이트 전극이 제1 트랜지스터의 게이트 전극의 전위와 동일한 전위를 구비하며, 그 제1 전극이 스캔라인에 접속되어 있는 제2 트랜지스터와; 제1 전극이 제2 트랜지스터의 제2 전극의 전위와 동일한 전위를 구비하며, 그 제2 전극이 저전위측의 전원라인에 접속되며, 그 게이트 전극이 전원라인에 접속되는 제3 트랜지스터를 포함하는 클록 인버터와;
    그 제1 전극이 스캔라인에 접속되어 있고, 그 제2 전극이 전원라인에 접속되어 있는 제4 트랜지스터를 포함하는 디스플레이 장치.
  4. 발광소자를 구비하는 화소부와;
    신호를 발광소자에 입력하는 신호라인과;
    상기 신호라인을 가로질러 제공된 스캔라인과;
    상기 스캔라인에 접속된 역전압 인가회로를 포함하고,
    상기 역전압 인가회로는,
    제1 전극이 고전위측의 전원라인에 접속되어 있고, 그 제2 전극이 스캔라인에 접속되어 있는 제1 트랜지스터와; 그 게이트 전극이 제1 트랜지스터의 게이트 전극의 전위와 동일한 전위를 구비하며, 그 제1 전극이 스캔라인에 접속되어 있는 제2 트랜지스터와; 제1 전극이 제2 트랜지스터의 제2 전극의 전위와 동일한 전위를 구비하며, 그 제2 전극이 저전위측의 전원라인에 접속되며, 그 게이트 전극이 전원라인에 접속되는 제3 트랜지스터를 포함하는 클록 인버터와;
    그 제1 전극이 상기 클록 인버터의 출력배선 및 스캔라인에 접속되어 있고, 그 제2 전극이 전원라인에 접속되어 있는 제4 트랜지스터를 포함하는 디스플레이 장치.
  5. 신호라인, 스캔라인, 제1 내지 제4 트랜지스터들, 커패시터, 제1 전원라인, 제2 전원라인, 및 발광소자를 구비하는 화소부와;
    역전압 인가회로를 포함하고,
    상기 제1 트랜지스터는 신호라인 및 스캔라인에 접속되고;
    상기 제2 트랜지스터의 게이트 전극이 커패시터에 접속되며, 그 제1 전극이 발광소자의 제1 전극에 접속되며, 그 제2 전극이 제1 전원라인에 접속되고;
    상기 제3 트랜지스터는 직렬로 제2 트랜지스터에 접속되며, 그 게이트 전극이 제2 전원라인에 접속되고;
    상기 제4 트랜지스터는 커패시터의 각 단자에 접속되는 디스플레이 장치.
  6. 제5항에 있어서, 상기 제2 전원라인은 고정된 전위를 갖는 디스플레이 장치.
  7. 신호라인, 제1 스캔라인, 제2 스캔라인, 제1 내지 제4 트랜지스터들, 커패시터, 전원라인, 및 발광소자를 구비하는 화소부와;
    역전압 인가회로를 포함하고,
    상기 제1 트랜지스터는 신호라인 및 제1 스캔라인에 접속되고;
    상기 제2 트랜지스터의 게이트 전극이 커패시터에 접속되며, 그 제1 전극이 발광소자의 제1 전극에 접속되며, 그 제2 전극이 제1 전원라인에 접속되고;
    상기 제3 트랜지스터는 직렬로 제2 트랜지스터에 접속되며, 그 게이트 전극이 제2 스캔라인에 접속되고;
    상기 제4 트랜지스터는 커패시터의 각 단자에 접속되는 디스플레이 장치.
  8. 제7항에 있어서, 상기 제2 스캔라인은 고정된 전위를 갖는 디스플레이 장치.
  9. 신호라인, 스캔라인, 제1 내지 제4 트랜지스터들, 커패시터, 제1 전원라인, 제2 전원라인, 및 발광소자를 구비하는 화소부와;
    역전압 인가회로를 포함하고,
    상기 제1 트랜지스터는 신호라인 및 스캔라인에 접속되고;
    상기 제2 트랜지스터의 게이트 전극이 커패시터에 접속되며, 그 제1 전극이 발광소자의 제1 전극에 접속되며, 그 제2 전극이 제1 전원라인에 접속되고;
    상기 제3 트랜지스터는 직렬로 제2 트랜지스터에 접속되며, 그 게이트 전극이 제2 트랜지스터의 게이트 전극에 접속되고;
    상기 제4 트랜지스터는 커패시터의 각 단자에 접속되는 디스플레이 장치.
  10. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 제1 트랜지스터는 스위칭 트랜지스터를 구비하며 직선형 영역에서 작동하는 디스플레이 장치.
  11. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 제2 트랜지스터는 전류제어 트랜지스터를 구비하며 직선형 영역에서 작동하는 디스플레이 장치.
  12. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 제3 트랜지스터는 구동 트랜지스터를 구비하며 직선형 영역 또는 포화 영역에서 작동하는 디스플레이 장치.
  13. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 제4 트랜지스터는 소거 트랜지스터를 구비하며 직선형 영역에서 작동하는 디스플레이 장치.
  14. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 역전압 인가회로는 아날로그 스위치를 구비하는 디스플레이 장치.
  15. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 상기 역전압 인가회로는 클록 인버터를 구비하는 디스플레이 장치.
  16. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 적어도 2개의 n-채널 트랜지스터를 갖는 제어회로를 추가로 포함하는 디스플레이 장치.
  17. 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서, 발광소자의 제1 전극에 접속된 다이오드를 추가로 포함하는 디스플레이 장치.
  18. 발광소자를 구비하는 화소부와;
    신호를 발광소자에 입력하는 신호라인과;
    상기 신호라인에 접속된 역전압 인가회로를 포함하고,
    상기 역전압 인가회로는, 게이트 전극이 애노드라인에 접속되어 있는 제1 트랜지스터와, 게이트 전극이 전원라인에 접속되어 있는 제2 트랜지스터를 구비하는 아날로그 스위치를 포함하고;
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 다른 극성을 갖는 디스플레이 장치.
  19. 제18항에 있어서, 발광소자가 비발광 상태에 있을 때 선택되는 리셋라인과 상기 리셋라인에 접속된 제어회로를 추가로 포함하고,
    상기 제어회로는 입력배선이 상기 리셋라인에 접속되어 있는 클록 인버터와 상기 리셋라인에 접속된 트랜지스터와, 인버터 회로를 포함하는 디스플레이 장치.
  20. 제19항에 있어서, 제어회로의 트랜지스터의 제1 전극이 리셋 라인에 접속되며, 그 제2 전극이 고정된 전위를 가지며, 그 게이트 전극이 제1 전원라인에 접속되고;
    상기 클록 인버터의 입력배선이 리셋라인에 접속되며, 그 제1 단자는 제1 전원라인에 접속되며, 그 제2 단자는 제2 전원라인에 접속되며, 출력배선이 레벨 시프터에 접속되고;
    상기 인버터 회로는 제1 전원라인 및 제2 전원라인에 접속되는 디스플레이 장치.
  21. 제19항에 있어서, 상기 제어회로는 화소부와 레벨 시프터 사이에 제공되는디스플레이 장치.
  22. 제18항에 있어서, 발광소자가 비발광 상태에 있을 때 선택되는 리셋라인과 상기 리셋라인에 접속된 제어회로를 추가로 포함하고,
    상기 제어회로는 제1 인버터 회로와, 상기 제1 인버터 회로에 접속되어 있는 제2 인버터 회로와, 상기 제2 인버터 회로에 접속된 NOR 회로를 포함하는 디스플레이 장치.
  23. 제22항에 있어서, 상기 제어회로는 레벨 시프터와 NOR 회로 사이에 제공되는 디스플레이 장치.
  24. 제1항 내지 제5항, 제7항, 제9항 또는 제18항중 어느 한 항에 있어서, 디스플레이 장치는 디지털 카메라, 개인용 컴퓨터, 모바일 컴퓨터, 휴대용 영상 재생장치, 잠수안경형 디스플레이, 비디오 카메라, 및 휴대용 전화기로 구성되는 그룹에서 선택된 적어도 하나에 합체되는 디스플레이 장치.
  25. 발광소자에 접속된 애노드라인 및 캐소드라인과;
    게이트 전극이 애노드라인에 접속되어 있는 제1 트랜지스터와, 게이트 전극이 전원라인에 접속되어 있는 제2 트랜지스터를 구비하는 아날로그 스위치와;
    게이트 전극이 캐소드라인 또는 전원라인에 접속되어 있으며, 제1 전극이 애노드라인에 접속되어 있고, 제2 전극이 스캔라인에 접속되어 있는 제3 트랜지스터를 포함하는, 디스플레이 장치의 구동 방법에 있어서,
    애노드라인 및 캐소드라인의 전위를 역전시킴으로써 역전압을 발광소자에 인가하는 단계와, 동시에 상기 아날로그 스위치를 오프로 하는 단계와, 상기 제3 트랜지스터를 온으로 하는 단계를 구비하는 디스플레이 장치의 구동 방법.
  26. 발광소자에 접속된 애노드라인 및 캐소드라인과;
    제1 전극이 고전위측의 전원라인에 접속되어 있고, 그 제2 전극이 스캔라인에 접속되어 있는 제1 트랜지스터와; 그 게이트 전극이 제1 트랜지스터의 게이트 전극의 전위와 동일한 전위를 구비하며, 그 제1 전극이 스캔라인에 접속되어 있는 제2 트랜지스터와; 제1 전극이 제2 트랜지스터의 제2 전극의 전위와 동일한 전위를 구비하며, 그 제2 전극이 저전위측의 전원라인에 접속되며, 그 게이트 전극이 전원라인에 접속되는 제3 트랜지스터를 포함하는 클록 인버터와;
    그 제1 전극이 상기 스캔라인에 접속되어 있고, 그 제2 전극이 전원라인에 접속되어 있는 제4 트랜지스터를 포함하는, 디스플레이 장치의 구동 방법에 있어서,
    애노드라인 및 캐소드라인의 전위를 역전시킴으로써 역전압을 발광소자에 인가하는 단계와, 동시에 상기 클록 인버터를 오프로 하는 단계와, 상기 제4 트랜지스터를 온으로 하는 단계를 구비하는 디스플레이 장치의 구동 방법.
  27. 발광소자에 접속된 애노드라인 및 캐소드라인과;
    제1 전극이 고전위측의 전원라인에 접속되어 있고, 그 제2 전극이 스캔라인에 접속되어 있는 제1 트랜지스터와; 그 게이트 전극이 제1 트랜지스터의 게이트 전극의 전위와 동일한 전위를 구비하며, 그 제1 전극이 스캔라인에 접속되어 있는 제2 트랜지스터와; 제1 전극이 제2 트랜지스터의 제2 전극의 전위와 동일한 전위를 구비하며, 그 제2 전극이 저전위측의 전원라인에 접속되며, 그 게이트 전극이 전원라인에 접속되는 제3 트랜지스터를 포함하는 클록 인버터와;
    그 제1 전극이 상기 스캔라인에 접속되어 있고, 그 제2 전극이 전원라인에 접속되어 있는 제4 트랜지스터를 포함하는, 디스플레이 장치의 구동 방법에 있어서,
    애노드라인 및 캐소드라인의 전위를 역전시킴으로써 역전압을 발광소자에 인가하는 단계와, 상기 클록 인버터를 높은 임피던스 상태로 설정하는 단계와, 상기 제4 트랜지스터를 온으로 하는 단계를 구비하는 디스플레이 장치의 구동 방법.
  28. 발광소자에 접속된 애노드라인 및 캐소드라인과;
    게이트 전극이 애노드라인에 접속되어 있는 제1 트랜지스터와, 게이트 전극이 전원라인에 접속되어 있는 제2 트랜지스터를 구비하는 아날로그 스위치를 포함하고, 상기 아날로그 스위치의 출력배선이 신호라인에 접속되는, 디스플레이 장치의 구동 방법에 있어서,
    애노드라인 및 캐소드라인의 전위를 역전시킴으로써 역전압을 발광소자에 인가하는 단계와;
    상기 애노드라인의 전위를 복귀한 후 캐소드라인의 전위를 복귀하는 단계를 구비하는 디스플레이 장치의 구동 방법.
  29. 제28항에 있어서, 애노드라인과 캐소드라인의 전위를 역전시키기 전에 로우 신호를 신호라인에 입력하는 단계를 추가로 포함하는 디스플레이 장치의 구동 방법.
  30. 제28항에 있어서, 디스플레이 장치가, 발광소자가 비발광 상태에 있을 때 선택되는 리셋라인과 상기 리셋라인에 접속된 제어회로를 추가로 포함하고,
    애노드라인 및 캐소드라인의 전위를 역전시킴으로써 역전압을 발광소자에 인가하는 단계와;
    상기 애노드라인 및 제어회로에 입력된 제어신호의 전위를 복귀한 후 캐소드라인의 전위를 복귀하는 단계를 구비하는 디스플레이 장치의 구동 방법.
  31. 제25항 내지 제28항중 어느 한 항에 있어서, 발광소자에 입력되어야 할 비디오 신호의 타이밍에 해당하는 단위 프레임기간내에 발광소자에 역전압을 인가하기 위한 기간을 추가로 구비하는 디스플레이 장치의 구동 방법.
  32. 제31항에 있어서, 상기 단위 프레임기간은 m(m은 2 이상의 자연수) 서브프레임 기간들 SF1, SF2, …, SFm과 연전압 인가기간 Tr을 구비하고,
    상기 m 서브프레임 기간들 SF1, SF2, …, SFm은 기록기간들 Ta1, Ta2, …, Tam과, 저장기간들 Ts1, Ts2, …, Tsm을 각각 갖는 디스플레이 장치의 구동 방법.
  33. 제32항에 있어서, 상기 m 서브프레임 기간들 SF1, SF2, …, SFm 중 어느 하나는 소거기간 Te를 구비하는 디스플레이 장치의 구동 방법.
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