JP2014038185A - 表示装置 - Google Patents

Abstract

【課題】表示モジュールの信頼性試験を従来より容易に行うことができる技術を提供すること。
【解決手段】液晶表示装置は、表示信号に応じた画像を表示する表示部と、表示部を制御する駆動回路と、それぞれ端子から電位または信号が入力される複数の配線であって、前記制御部に電気的に接続される切替信号線と、表示データを伝送するデータ配線と、を含む複数の配線と、を含む。前記駆動回路は、試験に用いる表示信号を出力するテスト信号生成部と、前記表示データに基づく表示信号と、前記テスト信号生成部が出力する表示信号とのうち一方を選択的に表示部に向けて出力する切替部と、前記切替信号線から所定の切替信号が入力されない場合に、前記テスト信号生成部が出力する表示信号を前記切替部が前記表示部に向けて出力するよう制御する制御部と、を含む。
【選択図】図３

Description

本発明は平面に複数の画素が配置された表示モジュールを有する表示装置に関する。

液晶モジュールなどの表示モジュールの寿命などを確認するために、表示モジュールをある程度の期間点灯させる信頼性試験が行われる。信頼性試験は、例えば、高温高湿槽などの信頼性試験装置の中に表示モジュールが並べられた状態で実施される。また、信頼性試験の際には表示モジュールに信号ケーブルを接続し、信頼性試験装置の外にある信号供給装置から表示モジュールに表示させる映像の信号を供給する。

特許文献１には、液晶駆動ＩＣ装置の試験を行う装置が開示されている。

特開平６−３４７１７号公報

信頼性試験を行う環境を準備することが問題となっている。例えば、信頼性試験では複数の表示モジュールを一斉に試験することが多いが、その場合は信号供給装置をその表示パネルの数だけ確保する必要がある。また、近年は高解像度化に伴い表示モジュールに高速差動信号などの高速な信号を用いることが増えており、通信ケーブルの長さなどの制約が厳しくなっている。

本発明は上記課題を鑑みてなされたものであって、その目的は、信頼性試験を従来より容易に行うことを可能にする技術を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。

（１）表示信号に応じた画像を表示する表示部と、表示部を制御する駆動回路と、それぞれ端子から電位または信号が入力される複数の配線であって、前記駆動回路に電気的に接続される切替信号線と、表示データを伝送するデータ配線と、を含む複数の配線と、を含み、前記駆動回路は、試験に用いる表示信号を出力するテスト信号生成部と、前記表示データに基づく表示信号と、前記テスト信号生成部が出力する表示信号とのうち一方を選択的に表示部に向けて出力する切替部と、前記切替信号線から所定の切替信号が入力されない場合に、前記テスト信号生成部が出力する表示信号を前記切替部が前記表示部に向けて出力するよう制御する制御部とを含む、ことを特徴とする表示装置。

（２）（１）において、前記制御部は、前記切替信号線が切断された場合に、前記テスト信号生成部が出力する表示信号を前記切替部が前記表示部に出力するよう制御する、ことを特徴とする表示装置。

（３）（２）において、前記切替信号線の隣の配線は、前記切替信号線と所定の間隔をもって平行にのびる第１および第２の部分と、前記第１および第２の部分の間にあり前記切替信号線から離れるよう蛇行する第３の部分とを有する、ことを特徴とする表示装置。

（４）（１）から（３）のいずれかにおいて、前記制御部は、前記所定の切替信号が入力されず、かつ、前記切替信号線と異なる配線から所定の信号が入力された場合には、前記表示データに基づく表示信号を前記切替部が前記表示部に出力するよう制御する、ことを特徴とする表示装置。

（５）（１）から（４）のいずれかにおいて、前記テスト信号生成部は、クロック信号を生成するクロック生成器と、前記クロック信号に基づいて前記表示データを生成する表示信号生成回路とを含む、ことを特徴とする表示装置。

（６）（５）において、前記テスト信号生成部は、前記クロック信号に基づいて水平同期信号と垂直同期信号を生成する表示タイミング発生器をさらに含む、ことを特徴とする表示装置。

（７）（５）または（６）において、前記クロック生成器が生成したクロック信号を出力する端子をさらに含む、ことを特徴とする表示装置。

本発明によれば、表示モジュールの信頼性試験を従来より容易に行うことができる。

本発明の実施形態にかかる液晶モジュールの構成の一例を示す図である。 本発明の実施形態にかかる液晶モジュールの回路構成の一例を概略的に示す図である。 駆動回路の構成の一例を示すブロック図である。 切替信号端子に接続される配線の一例を示す図である。 図４に示す回路において切替信号線が切断された場合の例を示す図である。 フレキシブル基板上の配線の一例を示す図である。 フレキシブル基板上の配線の他の一例を示す図である。 フレキシブル基板上の配線の他の一例を示す図である。 クロック発生器の構成の一例を示す図である。 リング発振器の構成を示す回路図である。 表示パターン発生回路の構成の一例を示す回路図である。 図９に示す表示信号発生器が生成する表示パターンを示す図である。 表示パターン発生回路の構成の他の一例を示す回路図である。 図１１に示す表示パターン発生回路が生成する表示パターンを示す図である。 表示パターン発生回路の構成の他の一例を示す回路図である。 デコーダの入力と出力との関係を示す真理値表の一例を示す図である。 図１３に示す表示パターン発生回路が生成する表示パターンを示す図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。

図１は、本発明の実施形態にかかる液晶モジュールの構成の一例を示す図である。液晶モジュールは、アレイ基板１と、アレイ基板１に対向する対向基板２と、フレキシブル基板３（Flexible Printed Circuits）と、コネクタ４と、集積回路パッケージ６とを含む。矩形のアレイ基板１上には表示領域５があり、また集積回路パッケージ６が実装されている。対向基板２は、矩形であり、表示領域５を覆いかつ集積回路パッケージ６と干渉しない大きさである。集積回路パッケージ６はアレイ基板１上にＣＯＧ（Chip on Glass）実装されている。また図１のフレキシブル基板３はほぼ矩形であり、その一辺はアレイ基板１に接続され、その一辺に対向する辺には携帯電話機などのメイン基板と接続するためのコネクタ４が接続されている。ここで、フレキシブル基板３の形状は矩形である場合もあるが、一般的には携帯電話機などに液晶モジュールを実装できるようにするために複雑な形状を有している場合も多い。この場合においてもフレキシブル基板３の一端にアレイ基板１を接続し、他の一端にコネクタ４が接続される。図１においては説明のためにフレキシブル基板３を矩形で表現したに過ぎず、必ずしもこの形状でなくても構わない。

図２は、本発明の実施形態にかかる液晶モジュールの回路構成の一例を概略的に示す図である。液晶モジュールは、回路構成でみると、駆動回路１１と、表示領域５にマトリクス状に配置される画素回路１５と、複数のデータ線１２、複数の走査線１３、複数のコモン線１４とを含む。各画素回路１５は、走査線１３により走査されるタイミングでデータ線１２を介して入力される階調信号の電圧に応じて光の偏光を制御する。これにより、複数の画素回路１５は、画像を表示する。各画素回路１５は薄膜トランジスタと画素電極とコモン電極とを有する。薄膜トランジスタはゲート電極とソース電極とドレイン電極とを有し、ソース電極は画素電極に接続されている。また画素電極とコモン電極とはキャパシタを構成しており、これらの電極の間に生じる電界により、液晶の偏光および表示階調が変化する。走査線１３とコモン線１４とが画素回路１５の行に対応して設けられ、走査線１３は対応する画素回路１５に含まれる薄膜トランジスタのゲート電極に、コモン線１４は対応する画素回路１５に含まれるコモン電極に接続される。なお、コモン線１４どうしは電気的に接続されている。データ線１２は画素回路１５の列に対応して設けられ、データ線１２に対応する画素回路１５に含まれる薄膜トランジスタのドレイン電極に接続される。なお、薄膜トランジスタに極性はないので、ソース電極とドレイン電極の接続先が反対であってもよい。

駆動回路１１には、データ線１２、走査線１３、コモン線１４、差動信号端子２１、切替信号端子２２、電源端子２３、接地端子２４、図２に図示しないクロック出力端子２６等が接続される。駆動回路１１は、主に集積回路パッケージ６の中に収められている。駆動回路１１の一部はアレイ基板１上に実装されてもよい。差動信号端子２１、切替信号端子２２、電源端子２３、接地端子２４、クロック出力端子２６は集積回路パッケージ６に設けられており、これらはアレイ基板１上の配線、フレキシブル基板３上の配線やコネクタ４を介してメイン基板上の配線と電気的に接続されている。

図３は、駆動回路１１の構成の一例を示すブロック図である。駆動回路１１は、差動送受信回路３１と、制御回路３２と、レジスタ３３と、エンコーダ３４と、表示タイミング生成回路３５と、走査信号生成回路３６と、セレクタ３７と、シフトレジスタ３８と、ラッチ回路３９と、ＤＡコンバータ４０と、電圧生成回路４１と、クロック発生器４２と、表示パターン発生回路４３と、不揮発性メモリ４４と、電源回路４５と、を含む。この中でクロック発生器４２と表示パターン発生回路４３は信頼性試験の際に信号を生成する回路であり、あわせてテスト信号生成部４６と呼ぶ。

差動送受信回路３１は、メイン基板から高速差動信号を受信し、また液晶モジュールの状態を示す信号をメイン基板に向けて送信する。高速差動信号はシリアルデータであり、表示データと、クロック、タイミング信号、設定データを含む制御データとを含む。差動送受信回路３１は、受信した表示データや制御データを制御回路３２に渡す。図３では差動送受信回路３１は２組存在するが、この数は解像度や色数により定まる情報量に応じて増減させてよい。設定データは、駆動回路１１を制御するための情報であり、制御回路３２によりレジスタ３３に格納され、レジスタ３３に格納された設定データは制御回路３２により読み出される。

以下では通常の表示モードにおける制御回路３２の動作について説明する。制御回路３２は、差動送受信回路３１から取得した表示データをエンコーダ３４に入力する。エンコーダ３４は、表示データに基づいて赤、青、緑の画素回路１５（サブ画素）の階調を示すＲＧＢデータ（表示信号）を復元し、そのＲＧＢデータをセレクタ３７に入力する。セレクタ３７は、エンコーダ３４が出力するＲＧＢデータと、表示パターン発生回路４３が出力するＲＧＢデータとのうち、一方を選択的にシフトレジスタ３８に向けて出力する。通常の表示モードでは、セレクタ３７は前者を出力する。シフトレジスタ３８はＲＧＢデータを出力するタイミングを調整し、ラッチ回路３９に１水平出力分の（画素回路１５の１行に相当する）ＲＧＢデータを一時的に格納させる。ラッチ回路３９に格納された１水平出力分のＲＧＢデータは、次の水平走査期間にＤＡコンバータ４０に出力される。ＤＡコンバータ４０は、１行分のＲＧＢデータに応じて、１行分の画素回路１５のそれぞれに出力する階調信号を生成する。階調信号は、画素回路１５が出力すべき階調に応じた電圧であり、データ線１２に出力される。

電圧生成回路４１は、ＤＡコンバータ４０の動作の基準となる基準電圧や、各画素回路１５のコモン電極にコモン線１４を介して供給するコモン電圧を生成する。コモン電圧の値は不揮発性メモリ４４にあらかじめ記憶されており、制御回路３２は記憶されたコモン電圧の値を用いて電圧生成回路４１が出力するコモン電圧を制御する。

さらに、制御回路３２は、差動送受信回路３１から取得した制御データと、レジスタ３３に格納された情報を用いて表示タイミング生成回路３５を制御する。具体的には制御回路３２は、レジスタ３３に記憶されている設定条件を満たすドットクロック７３、水平同期信号７４、垂直同期信号７５などの液晶モジュールを駆動するための各信号を表示タイミング生成回路３５が出力するように制御する。ここで、レジスタ３３には、この設定条件として、水平・垂直同期信号周波数または水平・垂直帰線期間、ドットクロック周波数、液晶パネルを駆動するための各信号の詳細な位相関係などが格納されている。

表示タイミング生成回路３５は制御回路３２からの指示により、駆動回路１１の内部の動作タイミングを決定するドットクロック７３、水平同期信号７４、垂直同期信号７５などを生成する。これらの信号は、特にシフトレジスタ３８、ラッチ回路３９、走査信号生成回路３６の動作の基準となる。走査信号生成回路３６は、画素回路１５の行を選択するための垂直走査信号を生成し、その垂直走査信号をその行に対応する走査線１３に出力する。表示タイミング生成回路３５は内部クロックを分周するなどして水平同期信号７４などを生成するが、通常表示モードの場合はコネクタ４を介して入力される内部クロックが用いられる。

電源端子２３および接地端子２４は電源回路４５に接続され、電源回路４５は駆動回路１１の各部の動作に必要な電源電圧を生成する。なお、図示していないが、レジスタ３３には電源電圧を調整する値を格納することができ、電源回路４５はその値に応じて調整した電圧を生成する。

次に、高温高湿槽などを用いて長時間表示を行う為のモードである自走モードに関連する構成について説明する。

制御回路３２は、切替信号端子２２からの入力を監視しており、その入力によって自走モードと通常表示モードとを切替える。例えば、制御回路３２は、切替信号端子２２の入力がハイレベルの場合に自走モード、ローレベルの場合に通常表示モードに切替える。切替信号端子２２の入力の詳細については後述する。

制御回路３２は、自走モードに切り替わると、クロック発生器４２と表示パターン発生回路４３を起動する。また制御回路３２は外部から入力されるクロック信号の代わりに、クロック発生器４２が生成したクロック信号を表示タイミング生成回路３５に入力させる。表示タイミング生成回路３５は、通常表示モードと同様にドットクロック７３や水平同期信号７４などを生成する。また、表示パターン発生回路４３はドットクロック７３や水平同期信号７４などに基づいてテストパターンの画像を示す表示信号であるＲＧＢデータを生成し、セレクタ３７に向けて出力する。さらにセレクタ３７は自走モードでは、制御回路３２の制御により表示パターン発生回路４３が出力するＲＧＢデータをシフトレジスタ３８に向けて出力する。これにより、複数の画素回路１５からなる表示領域５には、テスト用の表示パターンが表示される。表示パターン発生回路４３の詳細については後述する。

上述のように、本実施形態にかかる液晶モジュールは、切替信号端子２２および切替信号線５３に予め定められた信号が入力されるか否かで自走モードと通常表示モードとを切替え、自走モードではコネクタ４に接続される信号ケーブルから高速差動信号が入力されないかあるいは信号ケーブルが接続されていなくてもテスト用の表示パターンを出力し、信頼試験装置（高温高湿槽）において連続通電試験などの信頼性試験を行うことが可能になる。

次に、切替信号端子２２への入力について説明する。図４は、切替信号端子２２に接続される配線の一例を示す図である。駆動回路１１に接地電位を入力する接地端子２４は、アレイ基板１上の接地配線に接続されており、その接地配線はさらにフレキシブル基板３上の接地配線を経てコネクタ４の接地端子２５に電気的に接続されている。また、切替信号端子２２はアレイ基板１上の切替信号線５３に接続され、また切替信号線５３はＦＯＧ端子５４を介してフレキシブル基板３上の切替信号線５１に接続される。また切替信号線５１は、フレキシブル基板３上で、接地配線に接続されている。なお、図４には図示していないが、駆動回路１１とコネクタ４との間には高速差動信号を伝送する配線や、電源配線などの他の複数の配線も配置されている。また切替信号線５１上には切断ポイント５２が設けられている。

図５は、図４に示す回路において切替信号線５１が切断された場合の例を示す図である。切替信号線５１は、専用の穴あけ治具により切断ポイント５２で切断されることが可能である。切替信号線５１が切断ポイント５２で切断されると、切替信号端子２２と接地配線と電気的に接続されなくなる。なお、フレキシブル基板３上の配線や切断ポイント５２は、様々な形態が可能である。この詳細については後述する。

また駆動回路１１は、切替信号端子２２に接続されるプルアップ抵抗５６と、フリップフロップ回路５５とを有する。フリップフロップ回路５５は、それぞれ制御回路３２からのセット信号およびリセット信号が入力されるセット端子５９およびリセット端子６０と、電源オン信号端子５７と、切替信号端子２２に接続される入力端子と、出力端子５８とを含む。切替信号端子２２は、プルアップ抵抗５６を介して電源に接続されている。切替信号端子２２に何らかの電圧が供給されない場合には、切替信号端子２２の電圧はプルアップ抵抗５６によりハイレベルとなり、接地配線と電気的に接続されていれば、切替信号端子２２の電圧はローレベルとなる。

液晶モジュールの電源が投入された後に、制御回路３２はフリップフロップ回路５５の電源オン信号端子５７に電源オン信号を出力する。フリップフロップ回路５５は電源オン信号が入力される際の切替信号端子２２の論理レベル状態（ハイレベルかローレベルか）を保持し、その論理レベル状態を示す切替モード信号を出力端子５８から出力する。この切替モード信号により制御回路３２は自走モードもしくは通常表示モードを切り替える。信頼性試験に投入するため切断ポイント５２を切断加工した液晶モジュールでは、電源投入直後の切替モード信号により制御回路３２は自走モードになる。

このように切断ポイント５２の切断加工により自走モードと通常表示モードとを切替えることを可能にすることで、携帯端末やテレビなどに組み込まれる場合には切断加工をせず通常表示モードで動作させ、かつ信頼性試験を行う場合には切断加工により容易に信頼性試験を実施することが可能となる。なお、信頼性試験の対象となった液晶モジュールは外部に出荷されることはないため切断加工をしても問題は生じない。

さらに、フリップフロップ回路５５は、制御回路３２からセット信号端子５９にセット信号が入力されると切替信号端子２２からの入力に関わらず自走モードを示すハイレベルの切替モード信号を出力し、制御回路３２からリセット信号端子６０にリセット信号が入力されると切替信号端子２２からの入力に関わらず通常表示モードを示すローレベルの切替モード信号を出力端子５８から出力する。制御回路３２は、このセット信号およびリセット信号を、高速差動信号に含まれる制御データに特定のコマンドが含まれる場合（言い換えれば駆動回路１１に特定の信号入力された場合）に生成する。これにより、切断ポイント５２が切断されて自走モードになっている場合でも通常表示モードに復帰させることが可能になる。通常表示モードに復帰すると、高速差動信号から入力される表示データに応じた画像を液晶モジュールが表示することが可能になる。なお、本実施形態では自走モードでは液晶モジュールの外部から高速差動信号に含まれる制御データによりレジスタ３３の設定を行うことも可能となっているため、レジスタ３３に設定されている値を変更して液晶モジュールの状態を詳細に調査することも可能になる。

信頼性試験では、予め定められた期間が経過するまで液晶モジュールに連続通電した後に、信頼性試験装置から液晶モジュールを取り出し、液晶モジュールの状態を詳細に調査する。そしてまた液晶モジュールを信頼性試験装置に再度投入し、さらに一定期間経過後に詳細に調査することを繰り返す。このような調査の結果から製品の寿命を予測している。液晶モジュールの状態を詳細に調査する際の調査項目には、表示画面の明るさや色のむらの有無、電気的な特性の変化、外観・外形の変化などがある。これらの調査をする際には、液晶モジュールの特性に応じた表示パターンを出力させたり、レジスタ３３の設定値や各種端子への入力の電気的な特性（電圧や周波数、位相など）を変化させるなど、液晶モジュールに複雑な信号を入力する必要が生じる。液晶モジュールが通常表示モードに復帰できることで、これらの複雑な信号を用いた詳細な調査が可能になる。

フレキシブル基板３上の配線はいくつかの種類があってよい。図６Ａは、フレキシブル基板３上の配線の一例を示す図である。本図の例では、接地配線、切替信号線５１を含むフレキシブル基板３上の配線は、互いに一定の間隔をもって、コネクタ４からアレイ基板１に向かう方向に平行に延びている。また切替信号線５１の一端はアレイ基板１に接続するＦＯＧ端子５４に接続し、他端はコネクタ４の手前で屈曲し隣りにある接地配線に接続されている。

図６Ｂは、フレキシブル基板３上の配線の他の一例を示す図である。図６Ａの例と異なり、切断ポイント５２からの距離がある範囲内にある配線が切断ポイント５２を迂回するレイアウトとなっている。より具体的には、切替信号線５１の隣の配線および切替信号線５１との距離がある値より小さい配線は、切替信号線と平行にのび、互いの間隔が一定である第１および第２の部分と、第１の部分と第２の部分の間にあり、切替信号線５１から離れるように蛇行する第３の部分を有する。第３の部分は、切断ポイント５２の近傍である。こうすることで、フレキシブル基板３が狭いなどの理由により配線の間隔が十分に確保しづらい場合でも、切断ポイント５２で切替信号線５１のみを確実に切断することが可能になる。

図６Ｃは、フレキシブル基板３上の配線の他の一例を示す図である。図６Ｃの例は、図６Ａや図６Ｂの例と異なり、切断ポイント５２は設けられていない。切替信号線５１と隣の配線との間隔が十分に確保でき、通常の工具等で切断しても問題ない場合は、このようなフレキシブル基板３に対して切断ポイント５２を用いずに切断加工してもよい。

次に制御回路３２に含まれるクロック発生器４２の構成を説明する。図７は、クロック発生器４２の構成の一例を示す図である。クロック発生器４２は、リング発振器６１と、電圧設定回路６２と、ＰＬＬ回路６３（Phased-locked loop回路）とを含む。制御回路３２は、自走モードになると、リング発振器６１にハイレベルの発信制御信号を入力し、リング発振器６１を発振させる。なお、リング発振器６１にローレベルの信号が入力されると、リング発振器６１は発振しない。リング発振器６１が発振することで生成されるクロックは、ＰＬＬ回路６３に入力される。ＰＬＬ回路６３は、Ｍ逓倍とＮ分周を行うことにより、入力されたクロックの周波数をＭ／Ｎ倍にした内部クロックを生成し、表示タイミング生成回路３５等に向けて出力する。このＭやＮの値は、レジスタ３３内のＰＬＬ設定レジスタ６５に格納されている。ＰＬＬ回路６３は既知のものを用いればよく、その詳細についての説明は省略する。

図８はリング発振器６１の構成を示す回路図である。リング発振器６１は、偶数個のＮＯＴ回路と１個のＮＡＮＤ回路を含み、それらの回路はリング上にループさせるように接続されている。なお図８では６個のＮＯＴ回路と１個のＮＡＮＤ回路でループを構成するが、この数は駆動回路１１の製造プロセスや論理回路の動作性能に応じて増減させてよい。

電圧設定回路６２は、リング発振器６１を構成するＮＯＴ回路等に供給する電源電圧を周波数設定レジスタ６４の値に応じて調整する。周波数設定レジスタ６４はレジスタ３３内にある。周波数設定レジスタ６４やＰＬＬ設定レジスタ６５の値を調整することで、内部クロックの周波数における通常表示モードとの誤差を許容範囲内とすることができ、より正確に信頼性試験を行うことが可能となる。さらにクロック発生器４２が出力する内部クロックはクロック出力端子２６からモニタリングされるように構成する。このようにすれば、リング発振器６１の製造誤差に起因する周波数のばらつきを測定することができる。この測定結果から周波数設定レジスタ６４の値、およびＰＬＬ設定レジスタ６５の値を調整することで、自走モード時の動作周波数を正確に設定することができる。なおクロック出力端子２６からモニタ出力される内部クロックは、リング発振器６１の出力クロックもしくはＰＬＬ回路の出力クロックのどちらでもよい。通常は、発振周波数の低いリング発振器６１の出力クロックをクロック出力端子２６からモニタ出力することが好ましい。またクロックを出力することにより駆動回路１１の消費電力が増加することがあるため、クロック出力端子２６からモニタ出力するクロック出力をレジスタ３３の設定によりオン、オフ制御できることが好ましい。さらにまた、図７には図示していないが、リング発振器６１を停止させたうえで、駆動回路１１の外部からクロックを入力するための外部クロック入力端子８６を設け、これを直接ＰＬＬ回路６３に入力して内部クロックを生成するようにしてもよい。前述したように、ＰＬＬ回路６３はＭ／Ｎ倍の周波数に変換することができるため、ＰＬＬ設定レジスタ６５の設定により比較的周波数の低い外部入力クロックから内部クロックを生成することも可能である。これにより低周波数のクロックであれば信頼性試験装置の外部からクロックをケーブルで容易に伝送することが可能となる。この低周波数のクロックと自走モードにより、信頼性試験装置内においても液晶モジュールを点灯することができる。

なお、自走モードでもレジスタ３３に格納される設定データを用いる。この設定データは、周波数設定レジスタ６４やＰＬＬ設定レジスタ６５の値、また水平・垂直同期信号周波数または水平・垂直帰線期間、ドットクロック周波数、また液晶モジュールを駆動するための各信号の詳細な位相関係などである。自走モードでテストを行う際にレジスタ３３にセットすべき値を不揮発性メモリ４４に格納しておき、自走モードの際には制御回路３２が不揮発性メモリ４４からこれらの値を読み出して、レジスタ３３に設定するようにしてもよい。こうすれば、通常表示モードと自走モードとで様々な条件を揃えることが可能となる。また、不揮発性メモリ４４は集積回路パッケージ６の外にあってもよい。この場合、不揮発性メモリ４４に対して情報を読み書きするための端子を別途設けるとよい。

以下では表示パターン発生回路４３について説明する。図９は、表示パターン発生回路４３の構成の一例を示す回路図である。図９の例では、表示パターン発生回路４３は、１ドットに対応する周期を持つドットクロック７３をカウントする水平カウンタ７１とを有している。水平カウンタ７１は、垂直同期信号７５によりリセットされ、垂直カウンタ７２は垂直同期信号７５によりリセットされる。

図９の例では、表示パターン発生回路４３は、水平同期信号７４をカウントする垂直カウンタ７２と、ＥＸＯＲ回路７８（排他的論理和回路）と、Ｒ用バッファ７９と、Ｇ用バッファ８０と、Ｂ用バッファ８１とをさらに有している。ＥＸＯＲ回路７８は、水平カウンタ７１の出力カウントを示すビット列のうち最下位ビット（bit0）と、垂直カウンタ７２の出力カウントを示すビット列のうち最下位ビット（bit0）との排他的論理和を出力する。Ｒ用バッファ７９と、Ｇ用バッファ８０と、Ｂ用バッファ８１とはそれぞれ赤、緑、青を表示する画素回路１５に向けて出力する階調電圧を示す値のビット列を取得し、そのビット列をＲＧＢデータとしてセレクタ３７に向けて出力する。階調電圧を示す値のビット列の全てのビットは、ＥＸＯＲ回路７８の出力である。従って、ＥＸＯＲ回路７８の出力が「１」を示す電圧の場合には最大階調が、「０」を示す電圧の場合には最小階調がＲＧＢデータとして出力される。

図１０は、図９に示す表示パターン発生回路４３が生成する表示パターンを示す図である。図１０に示すように、表示パターン発生回路４３はチェッカーフラグパターンを生成し、表示領域５に表示させる。このように水平カウンタ７１や垂直カウンタ７２のカウントを示すビット列の一部のビットを用いて、簡易な回路で表示パターンを生成することが可能である。なお、ＥＸＯＲ回路７８に入力するビット列のビットは、最下位ビットでなくてもよい。

図１１は、表示パターン発生回路４３の構成の他の一例を示す回路図である。図１１の例では、垂直カウンタ７２はなく、水平カウンタ７１の出力カウントを示すビット列のうち最下位ビット（bit0）を階調電圧を示す値のビット列の全てのビットに設定している。図１２は、図１１に示す表示パターン発生回路４３が生成する表示パターンを示す図である。図１０に示すように、表示パターン発生回路４３は縦ストライプパターンを生成し、表示領域５に表示させる。なお図１１を応用すれば、水平カウンタ７１ではなく、垂直カウンタ７２の出力カウントを示すビット列を用いて表示パターン発生回路４３を構成することもできる。この場合、横ストライプパターンが表示される。本例においても使用するビット列のビットは最下位ビットではなくてもよい。

図１２は、表示パターン発生回路４３の構成の他の一例を示す回路図である。図１２の例では、表示パターン発生回路４３は水平カウンタ７１、デコーダ８２、Ｒ用ＯＲ回路８３、Ｇ用ＯＲ回路８４、Ｂ用ＯＲ回路８５、Ｒ用バッファ７９、Ｇ用バッファ８０、Ｂ用バッファ８１を有する。表示パターン発生回路４３は水平カウンタ７１の出力カウントを示すビット列のうち５番目から７番目の３つのビット（bit4,5,6）を用いて８色を出力する表示パターンを生成する。

図１４はデコーダ８２の入力と出力との関係を示す真理値表の一例を示す図である。デコーダ８２は３ビットの入力から、図１４に示す変換規則によりＤ０からＤ７の８ビットの出力を生成する。また、Ｒ用ＯＲ回路８３はＲ用バッファ７９の全ビットに向けてＤ０、Ｄ４、Ｄ５、Ｄ６の論理和を出力する。Ｇ用ＯＲ回路８４はＧ用バッファ８０の全ビットに向けてＤ１、Ｄ３、Ｄ５、Ｄ６の論理和を出力する。Ｂ用ＯＲ回路８５は、Ｂ用バッファ８１の全ビットに向けてＤ２、Ｄ３、Ｄ４、Ｄ７の論理和を出力する。

図１５は、図１３に示す表示パターン発生回路４３が生成する表示パターンを示す図である。この例では、水平カウンタ７１のビット列のうち５番目から７番目のビットを用いるため、表示領域５には水平方向に１６ドットの幅の帯が並んでいる。また、帯の色は、赤、緑、青、シアン、マゼンタ、黄色、白、黒の順に変化する。

ここで、表示パターン発生回路４３は、上述の３つの構成のうち複数の構成を含み、時間に応じて使用するものを切替えるようにしてもよい。さらに、表示パターンの内容においても図１０、図１２、図１５に限定するものではなく、水平カウンタ７１と垂直カウンタ７２の出力するビット列から論理演算で生成するデータを用いて表示パターンとしてもよい。こうすれば、より実際の環境に近い信頼性試験を行うことも可能になる。

１ アレイ基板、２ 対向基板、３ フレキシブル基板、４ コネクタ、５ 表示領域、６ 集積回路パッケージ、１１ 駆動回路、１２ データ線、１３ 走査線、１４ コモン線、１５ 画素回路、２１ 差動信号端子、２２ 切替信号端子、２３ 電源端子、２４，２５ 接地端子、２６ クロック出力端子、３１ 差動送受信回路、３２ 制御回路、３３ レジスタ、３４ エンコーダ、３５ 表示タイミング生成回路、３６ 走査信号生成回路、３７ セレクタ、３８ シフトレジスタ、３９ ラッチ回路、４０ ＤＡコンバータ、４１ 電圧生成回路、４２ クロック発生器、４３ 表示パターン発生回路、４４ 不揮発性メモリ、４５ 電源回路、４６ テスト信号生成部、５１，５３ 切替信号線、５２ 切断ポイント、５４ ＦＯＧ端子、５５ フリップフロップ回路、５６ プルアップ抵抗、５７ 電源オン信号端子、５８ 出力端子、５９ セット端子、６０ リセット端子、６１ リング発振器、６２ 電圧設定回路、６３ ＰＬＬ回路、６４ 周波数設定レジスタ、６５ ＰＬＬ設定レジスタ、７１ 水平カウンタ、７２ 垂直カウンタ、７３ ドットクロック、７４ 水平同期信号、７５ 垂直同期信号、７８ ＥＸＯＲ回路、７９ Ｒ用バッファ、８０ Ｇ用バッファ、８１ Ｂ用バッファ、８２ デコーダ、８３ Ｒ用ＯＲ回路、８４ Ｇ用ＯＲ回路、８５ Ｂ用ＯＲ回路。

Claims (7)

1. 表示信号に応じた画像を表示する表示部と、
   表示部を制御する駆動回路と、
   それぞれ端子から電位または信号が入力される複数の配線であって、前記駆動回路に電気的に接続される切替信号線と、表示データを伝送するデータ配線と、を含む複数の配線と、
   を含み、
   前記駆動回路は、
   試験に用いる表示信号を出力するテスト信号生成部と、
   前記表示データに基づく表示信号と、前記テスト信号生成部が出力する表示信号とのうち一方を選択的に表示部に向けて出力する切替部と、
   前記切替信号線から所定の切替信号が入力されない場合に、前記テスト信号生成部が出力する表示信号を前記切替部が前記表示部に向けて出力するよう制御する制御部と、
   を含む、
   ことを特徴とする表示装置。
2. 前記制御部は、前記切替信号線が切断された場合に、前記テスト信号生成部が出力する表示信号を前記切替部が前記表示部に出力するよう制御する、
   ことを特徴とする請求項１に記載の表示装置。
3. 前記切替信号線の隣の配線は、前記切替信号線と所定の間隔をもって平行にのびる第１および第２の部分と、前記第１および第２の部分の間にあり前記切替信号線から離れるよう蛇行する第３の部分とを有する、
   ことを特徴とする請求項２に記載の表示装置。
4. 前記制御部は、前記所定の切替信号が入力されず、かつ、前記切替信号線と異なる配線から所定の信号が入力された場合には、前記表示データに基づく表示信号を前記切替部が前記表示部に出力するよう制御する、
   ことを特徴とする請求項１から３のいずれかに記載の表示装置。
5. 前記テスト信号生成部は、クロック信号を生成するクロック生成器と、前記クロック信号に基づいて前記表示データを生成する表示信号生成回路とを含む、
   ことを特徴とする請求項１から４のいずれかに記載の表示装置。
6. 前記テスト信号生成部は、前記クロック信号に基づいて水平同期信号と垂直同期信号を生成する表示タイミング発生器をさらに含む、
   ことを特徴とする請求項５に記載の表示装置。
7. 前記クロック生成器が生成したクロック信号を出力する端子をさらに含む、
   ことを特徴とする請求項５または６に記載の表示装置。
   

Images