JP7471413B2 - 画素構造及びその駆動方法、表示装置 - Google Patents

画素構造及びその駆動方法、表示装置 Download PDF

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Description

本開示は、表示技術分野に関わるもので、具体的に画素構造及びその駆動方法、表示装置に関するものである。
ミニ発光ダイオード（Mini Light Emitting Diode，Mini-LED）及びマイクロ発光ダイオード（Micro Light Emitting Diode，Micro-LED）技術は、1つのチップ上に、微小サイズのLEDアレイを高密度に集積することにより、LEDの薄膜化、微小化及びマトリクス化を実現し、その画素間の距離をミクロンオーダーまで可能にし、且つ、各画素が個別に発光できるようにしたものである。Mini-LEDディスプレイパネル及びMicro-LEDディスプレイパネルは、低駆動電圧、長寿命、広域温度耐性などの特徴により、消費者端末機用ディスプレイパネルへと徐々に発展してきた。
本開示の実施例は、画素構造及びその駆動方法、表示装置を提供する。
本開示の1つの形態として、第1極がそれぞれ対応する第1電圧ラインに接続される少なくとも1つの発光素子と、第1入力端が第1制御ラインに接続され、出力端が前記発光素子の第2極に接続される駆動チップと、を含む画素構造において、前記駆動チップは、表示段階において、前記第1制御ライン上の第1デジタルクロック信号をデコードして、第1アドレスデータ及び発光データを得るように配置される受信回路と、前記表示段階の前に、前記駆動チップに割り当てられた基準アドレスデータを記憶するように配置されるアドレス記憶回路と、前記第1アドレスデータ及び前記基準アドレスデータが一致する場合、前記発光データに基づき各前記発光素子に対応するパルス幅変調信号及び電流制御信号を出力するように配置されるデータ処理回路と、前記電流制御信号に基づき駆動電流を出力するように配置される電流出力回路と、各前記発光素子に対応するパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子の駆動電流を前記駆動チップの出力端に伝送するように配置されるゲート回路と、を含む画素構造を提供する。
ある実施例において、前記駆動チップの第2入力端が第2制御ラインに接続され、前記駆動チップの第3入力端が第2電圧ラインに接続され、前記受信回路は、前記表示段階に先行するアドレス書込み段階において、前記第1制御ライン上の第2デジタルクロック信号をデコードして、前記基準アドレスデータを得るようにさらに配置され、前記アドレス記憶回路は、前記アドレス書込み段階において、前記第2制御ライン上のアドレス書込み信号の制御に応答して、前記基準アドレスデータを記憶するようにさらに配置される。
ある実施例において、前記駆動チップは、前記アドレス書込み段階に先行する基準クロック生成段階において、前記第1制御ライン上の第3デジタルクロック信号に基づき、基準クロック信号を生成し、前記基準クロック生成段階の後に、デューティ比が一定である前記基準クロック信号を継続的に出力するように配置される周波数ロック位相ロック回路をさらに含み、前記受信回路は具体的に、前記第2デジタルクロック信号と前記基準クロック信号とのデューティ比の差に基づき、前記第2デジタルクロック信号をデコードし、及び/又は、前記第1デジタルクロック信号と前記基準クロック信号とのデューティ比の差に基づき、前記第1デジタルクロック信号をデコードするように配置される。
ある実施例において、前記駆動チップは、前記駆動チップの第2入力端が受信した信号を電圧調整し、調整後の信号を前記データ処理回路に伝送するように配置される電圧調整回路をさらに含む。
ある実施例において、前記受信回路は、前記表示段階に先行する初期化段階において、前記第1制御ライン上の初期化クロック信号をデコードして、第2アドレスデータ及び初期化データを得るようにさらに配置され、
前記データ処理回路は、前記第2アドレスデータと前記基準アドレスデータが一致する場合、相応の初期化データを記憶するようにさらに配置される。
ある実施例において、前記画素構造は、複数の前記発光素子を含み、前記電流出力回路は、複数の電流出力サブ回路を含み、前記電流出力サブ回路は前記発光素子と一対一で対応し、前記電流出力サブ回路は、相応の発光素子の電流制御信号に基づき前記駆動電流を生成するように配置される。
ある実施例において、前記発光素子は発光ダイオードである。
本開示の別の形態として、表示段階において、各前記発光素子に接続される第1電圧ラインに第1電圧信号を順次提供し、前記第1制御ラインに第1デジタルクロック信号を提供して、前記受信回路が前記第1デジタルクロック信号をデコードすることで、第1アドレスデータ及び発光データが得られ、前記第1アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路は、前記発光データに基づき各前記発光素子に対応するパルス幅変調信号及び電流制御信号を出力し、前記電流出力回路は、前記電流制御信号に基づき駆動電流を出力し、前記ゲート回路は、各前記発光素子に対応するパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子の駆動電流を前記駆動チップの出力端に伝送する、上記画素構造の駆動方法を提供する。
ある実施例において、前記駆動方法は、前記表示段階に先行するアドレス書込み段階において、前記第1制御ラインに第2デジタルクロック信号を提供し、前記第2制御ラインにアドレス書込み信号を提供して、前記受信回路が第2デジタルクロック信号をデコードすることで、基準アドレスデータが得られ、前記アドレス記憶回路が前記基準アドレスデータを記憶することをさらに含む。
ある実施例において、前記駆動方法は、前記アドレス書込み段階に先行する基準クロック生成段階において、前記第1制御ラインに第3デジタルクロック信号を提供して、前記周波数ロック位相ロック回路が前記第3デジタルクロック信号に基づき基準クロック信号を生成することをさらに含む。
ある実施例において、前記駆動方法は、前記表示段階に先行する初期化段階において、前記第1制御ラインに初期化クロック信号を提供して、前記受信回路が前記初期化クロック信号をデコードすることで、第2アドレスデータ及び初期化データが得られ、前記第2アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路が前記初期化データを記憶することをさらに含む。
アドレス書換え段階において、前記第1制御ラインに前記第2デジタルクロック信号を再び提供し、前記第2制御ラインに前記アドレス書込み信号を再び提供して、前記受信回路が前記第2デジタルクロック信号をデコードすることで、前記基準アドレスデータが再び得られ、前記基準アドレスデータを前記アドレス記憶回路に再度記憶することをさらに含む。
本開示のさらなる形態として、上記実施例における画素構造を用いた複数の画素構造を含み、複数の前記画素構造は複数行複数列に配置され、同一列における前記画素構造が同一の前記第1制御ラインに接続される表示装置を提供する。
図面は本開示に対するさらなる理解を提供するためのものであり、明細書の一部を構成し、以下の具体的な実施の形態とともに本開示を解釈するためのものであるが、本開示を限定するものではない。
本開示の実施例による画素構造の概念図である。 本開示の実施例による駆動チップの別の構造概念図である。 本開示の実施例による駆動チップの動作過程のタイミング図である。 本開示の実施例による画素構造の駆動方法のフロー図である。 本開示の実施例による別の画素構造の駆動方法のフロー図である。 本開示の実施例による表示装置の画素構造の配置概念図である。 本開示の実施例による表示装置の電源投入段階及び基準クロック生成段階におけるタイミング図である。 本開示の実施例による表示装置のアドレス書込み段階におけるタイミング図である。 本開示の実施例による表示装置の初期化段階、アドレス書換え段階及び表示段階におけるタイミング図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下では、本開示の実施例の図面を組み合わせて、本開示の実施例の技術案について明確、完全に説明する。明らかに、記載の実施例は、本開示の一部の実施例に過ぎず、すべての実施例ではない。説明した本開示の実施例に基づいて、当業者が創造力を働かせずに得た他のすべての実施例は、いずれも本開示の保護範囲に属する。
特に定義しない限り、ここで使用する技術用語又は科学用語は、本開示が属する技術分野の当業者によって理解される通常の意味である。本開示の特許出願の明細書及び特許請求の範囲で使用する「第1」、「第2」及び類似の語句は、いかなる順序、数又は重要性も意味せず、異なる構成要素を区別するためだけに使用される。同様に、「1つの( a )」又は「1つの( an )」などの類似の語句も、数の限定を意味するものではなく、少なくとも1つ存在するということを意味する。「含む」又は「含有する」などの類似の語句は、「含む」又は「含有する」の前の要素又は物体が、「含む」又は「含有する」の後に挙げられた要素又は物体及び等価物を包含し、他の要素又は物体を除外していないということを意味する。「接続される」又は「連結される」などの類似の語句は、物理的又は機械的接続に限定されず、直接的又は間接的を問わず、電気的接続を含むことができる。
図1は、本開示の実施例による画素構造の概念図であり、図1に示すように、該画素構造は、少なくとも1つの発光素子20と、駆動チップ10と、を備え、各発光素子20の第1極は、それぞれ対応する第1電圧ラインに接続される。図1では、発光素子20が3つである状況を示しており、図1に示すように、3つの発光素子20は、第1電圧ラインV1_1～V1_3と一対一で対応して接続される。駆動チップ10の第1入力端IN_1が第1制御ラインVC1に接続され、駆動チップ10の出力端OUTが発光素子20の第2極に接続される。任意で、発光素子20は、有機発光ダイオード（Organic Light Emitting Diode，OLED）、ミニ発光ダイオード（Mini Light Emitting Diode，Mini-LED）、マイクロ発光ダイオード（Micro Light Emitting Diode，Micro-LED）におけるいずれか1つである。本開示の実施例では、発光素子20がMini-LED又はMicro-LEDである場合を例に説明する。任意で、第1極は発光素子20のアノードであり、第2極は発光素子20のカソードである。
図1に示すように、駆動チップ10は、受信回路11、アドレス記憶回路12、データ処理回路13、ゲート回路15、電流出力回路14を備える。
ここで、受信回路11が第1入力端IN_1に接続され、受信回路11は、表示段階において、駆動チップの第1制御ラインVC1上の第1デジタルクロック信号をデコードして、第1アドレスデータ及び発光データを得るように配置される。
アドレス記憶回路12は、表示段階の前に、駆動チップ10に割り当てられた基準アドレスデータを記憶するように配置される。
データ処理回路13は、第1アドレスデータ及びアドレス記憶回路12に記憶される基準アドレスデータが一致する場合、発光データに基づき各発光素子20に対応するパルス幅変調信号（PWM信号）及び電流制御信号を出力するように配置される。
例えば、データ処理回路13がパルス幅変調信号を出力する場合、先ず、発光データに基づき目標デューティ比を決定し、目標デューティ比に基づき相応のパルス幅変調信号を出力することができる。
示例的に、データ処理回路13は、予め設定された規則に従って、各発光素子20のパルス幅変調信号及び発光制御信号を決定することができる。例えば、駆動チップ10は、3つの発光素子20に接続され、発光データは24ビットのデータであり、予め設定された第1マッピング関係及び前の4つのビットデータに基づき、最初の発光素子20に対応する目標デューティ比を決定し、さらに、該目標デューティ比に基づき、最初の発光素子20に対応するパルス幅変調信号を出力する。第5番目～第8番目のビットデータ及び予め設定された第2マッピング関係に基づき、最初の発光素子20に対応する電流制御信号を決定する。第9番目～第12番目のビットデータ及び第1マッピング関係に基づき、第2番目の発光素子20に対応する目標デューティ比を決定し、さらに、該目標デューティ比に基づき第2番目の発光素子20に対応するパルス幅変調信号を出力する。第13番目～第16番目のビットデータ及び第2マッピング関係に基づき、第2番目の発光素子20に対応する電流制御信号を決定する。第16番目～第20番目のビットデータ及び第1マッピング関係に基づき、第3番目の発光素子20に対応する目標デューティ比を決定し、さらに、該目標デューティ比に基づき第3番目の発光素子20に対応するパルス幅変調信号を出力する。そして、最後の4つのビットデータ及び第2マッピング関係に基づき、第3番目の発光素子20に対応する電流制御信号を決定する。
電流出力回路14は、各発光素子20に対応する電流制御信号に基づき、各発光素子20に対応する駆動電流を出力するように配置される。
ゲート回路15は、各発光素子20のパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子20の駆動電流を駆動チップ10の出力端に伝送するように配置され、前記パルス幅変調信号が無効レベル状態にある場合、駆動チップ10の出力端への駆動電流の出力を停止する。
なお、駆動チップ10が1つの発光素子20に接続される場合、発光素子20のパルス幅変調信号は、データ処理回路13により一度に出力でき、駆動チップ10が複数の発光素子20に接続される場合、複数の発光素子20のパルス幅変調信号は、データ処理回路13により複数回に分けて出力することができる。任意で、駆動チップ10が複数の発光素子20に接続される場合、異なる発光素子20に接続される第1電圧ラインは異なってもよい。データ処理回路13が各発光素子20に対応する発光制御信号を順次出力すると同時に、外部のコントローラは、各発光素子20に接続される第1電圧ラインにハイレベル電圧を順次印加することができる。
例えば、ゲート回路15は、制御端、入力端、出力端を有し、制御端は、各発光素子20のパルス幅変調信号を順次受信し、ゲート回路15の出力端が駆動チップ10の出力端に接続される。制御端は、パルス幅変調信号を受信するために用いられ、制御端が最初の発光素子20のパルス幅変調信号を受信した場合、ゲート回路15の入力端が最初の発光素子20の電流制御信号を受信し、パルス幅変調信号が活性レベル状態にある場合、ゲート回路15の入力端と出力端が導通する。ゲート回路15の制御端が第2番目の発光素子20のパルス幅変調信号を受信した場合、ゲート回路15の入力端が最初の発光素子20の電流制御信号を受信し、パルス幅変調信号が活性レベル状態にある場合、ゲート回路15の入力端と出力端が導通する。以下同様である。任意で、本開示の実施例における活性レベル信号は、高レベル信号であり、無効レベル信号は、低レベル信号である。
本開示の実施例において、駆動チップ10が複数の発光素子20に接続される場合、異なる発光素子20に接続される第1電圧ラインV1_1、V1_2、V1_3は異なり、外部の制御回路は、複数の発光素子20に接続される第1電圧ラインV1_1~V1_3に順次電圧を提供することができる。受信回路11は、表示段階において駆動チップ10の第1制御ラインVC1上の第1デジタルクロック信号をデコードして、第1アドレスデータ及び発光データを得ることができる。第1アドレスデータとアドレス記憶回路12に予め記憶される基準アドレスデータとが一致する場合、データ処理回路13は、発光データに基づき、各発光素子20に対応する電流制御信号を出力して、電流出力回路14から各発光素子20に対応する駆動電流を出力させることができ、また、データ処理回路13は、各発光素子20に対応するパルス幅変調信号を順次出力する。データ処理回路13がある1つの発光素子20に対応するパルス幅変調信号を出力する場合、ゲート回路15もパルス幅変調信号に基づき導通又は遮断し、発光素子20に対応する駆動電流を発光素子20の第2極に間欠的に伝送することで、発光素子20の1動作サイクル(例えば、1フレーム)内の動作時間を制御する。駆動電流を発光素子20の第2極に伝送し、且つ、発光素子20の第1極にハイレベル電圧を印加した場合、発光素子20が発光する。発光素子20に流れる電流の大きさと、発光素子20の1動作サイクル内の動作時間とが、共同で発光素子20の有効発光輝度に影響を与えるため、発光素子20に駆動電流を提供し、発光電流の動作時間を制御することによって、発光素子20の有効発光輝度を制御することができる。
本開示の実施例における画素構造は、駆動チップ10を用いて発光素子20に駆動電流を提供し、発光素子20の発光時間を制御することによって、アクティブ駆動を実現でき、パッシブ駆動と比較して、アクティブ駆動は表示装置の高輝度及び高解像度を実現するのに有利である。そして、駆動チップ10の駆動電圧がより低く、応答時間がより短いことから、消費電力の低減、リフレッシュレートの向上に有利である。
図2は、本開示の実施例による駆動チップの別の構造概念図であり、図2に示すように、データ処理回路13は、比較サブ回路131と、処理サブ回路132と、を有し、比較サブ回路131は、表示段階において第1アドレスデータとアドレス記憶回路12に記憶される基準アドレスデータとを比較し、第1アドレスデータと基準アドレスデータとが一致する場合、発光データを処理サブ回路132に伝送するように配置される。処理サブ回路132は、発光データに基づき各発光素子20に対応するパルス幅変調信号及び電流制御信号を出力するように配置される。
ある実施例において、駆動チップ10は、複数の発光素子20を接続することによって、1つの駆動チップ10を用いて複数の発光素子20の輝度を制御し、表示装置の解像度をさらに向上させるのに有利である。任意で、電流出力回路14は、複数の電流出力サブ回路141を含み、電流出力サブ回路141は発光素子20と一対一で対応する。ここで、データ処理回路13が出力する電流制御信号はデジタル信号であってもよく、電流出力サブ回路141は、電流制御信号に対してデジタルアナログ変換等の処理をしてから駆動電流を生成するために用いられる。電流出力回路14が複数の電流出力サブ回路141を含む場合、データ処理回路13は、複数の発光素子20の電流制御信号を同時に又はほぼ同時に出力することができ、これにより、電流出力サブ回路141に駆動電流を同時に又はほぼ同時に生成させることができることから、電流出力回路14が駆動電流を全体的に出力する総時間を低減し、ひいては画素構造の全体応答時間をさらに低減する。ここで、ゲート回路15の制御端が、ある1つの発光素子20のパルス幅変調信号を受信した場合、ゲート回路15の入力端が該発光素子20に対応する電流出力サブ回路141と導通するように切換わり、該発光素子20の駆動電流を駆動チップ10の出力端OUTへ間欠的に出力させる。
もちろん、本開示の実施例は、上記の設置方法に限定されず、例えば、複数のゲート回路15を設置してもよく、複数のゲート回路15は駆動チップ10の複数の出力端OUTと一対一で対応して接続され、駆動チップ10の出力端OUTは発光素子20と一対一で対応して接続される。
ここで、駆動チップ10の動作段階には、電源投入段階、基準クロック生成段階、アドレス書込み段階、初期化段階、表示段階、アドレス書換え段階が含まれる。そのうち、電源投入段階、基準クロック生成段階、アドレス書込み段階、初期化段階は、いずれも表示を開始する前の準備段階である。ここで、表示段階は、1フレームの画面を表示する段階である。
ある実施例において、図2に示すように、駆動チップ10は、第2入力端IN_2と、第3入力端IN_3と、をさらに有し、第2入力端IN_2が第2制御ラインVC2に接続され、第3入力端IN_3が第2電圧ラインV2に接続される。任意で、第2電圧ラインV2は、アース線であるため、駆動チップ10における各回路にアース信号を提供する。
ある実施例において、図2に示すように、駆動チップ10は、電圧調整回路17をさらに含み、該電圧調整回路17は、駆動チップ10の第2入力端IN_2が受信した電圧信号の電圧を調整し、調整した後の電圧信号をデータ処理回路13に伝送するように配置される。任意で、電圧調整回路17は、降圧回路であり、例えば、調整後の電圧信号の電圧値は1.2Vである。
ある実施例において、図2に示すように、駆動チップ10は、周波数ロック位相ロック回路16をさらに含み、周波数ロック位相ロック回路16は、表示段階に先行する基準クロック生成段階において、第1制御ラインVC1上の第3デジタルクロック信号に基づき、第1基準クロック信号を生成し、基準クロック生成段階の後に、デューティ比が一定である前記第1基準クロック信号を継続的に出力するように配置される。第1基準クロック信号は、駆動チップの第1入力端IN_1が受信するクロック信号と同一の周波数を有してよい。任意で、受信回路は、基準クロック生成段階において、第3デジタルクロック信号をフィルタリングし、周波数ロック位相ロック回路16は具体的に、フィルタリングされた第3デジタルクロック信号に基づき第1基準クロック信号を出力できる。トレーニング段階の後、受信回路はさらに、駆動チップの第1入力端IN_1が受信するクロック信号を継続的にフィルタリングすることができ、フィルタリングされたクロック信号を周波数ロック位相ロック回路16に提供して、周波数ロック位相ロック回路16に受信したクロック信号に基づき第1基準クロック信号を継続的に出力させる。ここで、駆動チップの第1入力端IN_1が受信するクロック信号の周波数は一定であることから、第1基準クロック信号の周波数は一定に保たれる。
任意で、受信回路11はデコードする際に、デコードするデジタルクロック信号と、第1基準クロック信号との違いに基づきデコードする。例えば、受信回路11は具体的に、第1デジタルクロック信号と第1基準クロック信号との違いに基づき、第1デジタルクロック信号をデコードするように配置される。具体的に、受信回路11は、第1デジタルクロック信号と、第1基準クロック信号のデューティ比との違いに基づき、第1デジタルクロック信号をデコードするように配置される。
任意で、周波数ロック位相ロック回路16はさらに、第3デジタルクロック信号に基づき第2基準クロック信号を生成し、第2基準クロック信号をデータ処理回路に提供して、データ処理回路13の動作時に必要なクロック信号とすることができる。該第2基準クロック信号の周波数は、第3デジタルクロック信号の周波数と異なってもよい。例えば、第2基準クロック信号の周波数は、第3デジタルクロック信号の周波数の1/2である。
ある実施例において、受信回路11はさらに、表示段階に先行するアドレス書込み段階において、第1制御ラインVC1上の第2デジタルクロック信号をデコードして、基準アドレスデータを得るように配置される。例えば、及び/又は、第2デジタルクロック信号と第1基準クロック信号との違いに基づき、第2デジタルクロック信号をデコードする。
ある実施例において、受信回路11はさらに、表示段階に先行する初期化段階において、第1制御ラインVC1上の初期化クロック信号をデコードして、第2クロックデータ及び初期化データを得るように配置される。データ処理回路13はさらに、第2アドレスデータと基準アドレスデータが一致する場合、相応の初期化データを記憶するように配置される。例えば、初期化データは、発光素子20の電流構成情報、スキャン周期情報、ブランキング機能情報などの構成データを含むことができる。例えば、データ処理回路13は、発光データ及び電流構成情報に基づき電流制御信号を生成することができる。
図3は、本開示の実施例による駆動チップの動作過程のタイミング図であり、以下では図1～図3を組み合わせて、駆動チップ10の動作過程について説明する。ここで、駆動チップ10が、赤色発光素子、緑色発光素子、青色発光素子を1つ接続する場合を例に挙げて説明する。
電源投入段階t1において、第2制御ラインVC2が起動信号を提供し、例えば、起動信号は1.5Vの電圧信号であり、駆動チップ10を動作状態に移行させる。
基準クロック生成段階t2において、第1制御ラインVC1が第3デジタルクロック信号を提供し、第2制御ラインVC2上の電圧は、電源投入段階と同一に保持される。駆動チップ10が第3デジタルクロック信号を受信した後、周波数ロック位相ロック回路16は、第3デジタルクロック信号に基づき第1基準クロック信号を生成する。基準クロック生成段階の時間長さは、10フレーム画面の表示時間以下であってよく、基準クロック生成段階を経た後、第1基準クロック信号は、安定した周波数に達することができる。
アドレス書込み段階t3において、第2制御ラインVC2がアドレス書込み信号を提供し、例えば、該アドレス書込み信号の電圧は起動信号の電圧より高く、例えば、アドレス書込み信号の電圧は1.8Vである。第1制御ラインVC1上に第2デジタルクロック信号がロードされ、該第2デジタルクロック信号には、基準アドレスデータAdが付帯される。駆動チップ10の第1入力端IN_1が第2デジタルクロック信号を受信し、それをデコードして、基準アドレスデータが得られる。アドレス記憶回路12は、アドレス書込み信号の制御の下、基準アドレスデータを記憶する。ここで、第2デジタルクロック信号の周波数は、第3デジタルクロック信号の周波数と同じであり、この時、周波数ロック位相ロック回路16は、第1基準クロック信号を出力し続け、駆動チップ10は第2デジタルクロック信号をデコードする時、第2デジタルクロック信号のデューティ比と、第1基準クロック信号のデューティ比との違いに基づきデコードする。
初期化段階t3において、第1制御ラインVC1が初期化クロック信号を提供し、初期化クロック信号には、第2アドレスデータ（例えば、図3におけるA1'/A2'）及び初期化データ（例えば、図3におけるD1'/D2'）が付帯され、受信回路11が初期化クロック信号をデコードして、第2アドレスデータ及び初期化データが得られ、第2アドレスデータが基準アドレスデータと一致する場合、データ処理回路はさらに、初期化データを記憶する。
表示段階t4において、各発光素子20に接続される第1電圧ラインV1に第1電圧信号を順次提供し、第1制御ラインVC1に第1デジタルクロック信号を提供し、駆動チップ10の第1入力端IN_1が該第1デジタルクロック信号を受信した後、受信回路11が第1デジタルクロック信号をデコードして、第1アドレスデータ及び発光データが得られる。第1アドレスデータが基準アドレスデータと一致する場合、データ処理回路は、発光データに基づき各発光素子20に対応する電流制御信号を同時に出力し、赤色発光素子、緑色発光素子、青色発光素子に対応するパルス幅変調信号を順次出力する。ここで、第1デジタルクロック信号の周波数は、第3デジタルクロック信号の周波数と同じであり、周波数ロック位相ロック回路は、前記第1基準クロック信号を出力し続ける。受信回路は、第1デジタルクロック信号と、第1基準クロック信号のデューティ比との違いに基づき、第1デジタルクロック信号をデコードする。各発光素子20のパルス幅変調信号の出力順序は、各発光素子20が第1電圧信号を受信する順序と同じである。
例えば、データ処理回路13が赤色発光素子のパルス幅変調信号を出力する場合、ゲート回路の入力端は赤色発光素子に対応する電流出力回路を受信し、パルス幅変調信号が活性レベル状態にある場合、ゲート回路の入力端と出力端が導通することで、赤色発光素子に対応する電流制御信号が駆動チップの出力端に伝送される。この時、赤色発光素子に接続された第1電圧ラインに第1電圧信号を提供して、赤色発光素子の両端に電圧差を生じさせて発光させることができる。データ処理回路13が緑色発光素子のパルス幅変調信号を出力する場合、ゲート回路15の入力端が緑色発光素子に対応する電流出力サブ回路141に切換わり、パルス幅変調信号が活性レベル状態にある場合、ゲート回路15の入力端と出力端が導通することで、緑色発光素子に対応する電流制御信号が駆動チップ10の出力端に伝送される。この時、緑色発光素子に接続された第1電圧ラインに第1電圧信号を提供して、緑色発光素子の両端の間に電圧差を生じさせて発光させることができる。データ処理回路13が青色発光素子に対応するパルス幅変調信号を出力する場合、ゲート回路15の入力端が青色発光素子に対応する電流出力サブ回路141に切換わり、パルス幅変調信号が活性レベル状態にある場合、ゲート回路15の入力端と出力端が導通することで、青色発光素子に対応する電流制御信号が駆動チップ10の出力端に伝送される。この時、青色発光素子に対応する第1電圧ラインに第1電圧信号を提供して、青色発光素子の両端の間に電圧差を生じさせて発光させることができる。
アドレス書換え段階t6では、第2制御ラインVC2にアドレス書込み信号を再び提供し、第1制御ラインVC1に基準アドレスデータAdが付帯された第2デジタルクロック信号を再び提供することで、受信回路11が第2デジタルクロック信号をデコードした後、基準アドレスデータをアドレス記憶回路12に記憶させる。
ここで、アドレス書換え段階は、表示装置の表示過程における段階であり、該段階の主な役割は、駆動チップ10にアドレスデータを再び書き込み、長時間の表示後に静電気又は他の干渉要因によってアドレスデータがエラーになる等の状況を招くのを防止することである。いくつかの例では、表示装置にn行の画素構造を設け、同一行の画素構造に同一の第2制御ラインVC2が接続され、この場合、n個の表示段階が経過する毎に、アドレス書換えを行うことができる。つまり、表示装置全体としては、1フレームの画像が表示される毎に、そのうちの1行分の画素構造のアドレス書換えが行われ、nフレーム経過後、全ての画素構造がアドレス書換えを1回経験する。
本開示の実施例による画素構造はアクティブ駆動を実現することができ、表示装置の解像度を向上させ、駆動消費電力を低減し、画素構造における各回路をマイクロ化された駆動チップに集積することにより、画素構造に占める面積を低減することができる。本開示の実施例における駆動チップの入力/出力ポートは少ないため、駆動チップの占有面積を小さくすることができる。
本開示の実施例は画素構造の駆動方法をさらに提供し、図4は、本開示の実施例による画素構造の駆動方法のフロー図であり、図4に示すように、前記駆動方法は以下のことを含む。
ステップS10、表示段階において、各前記発光素子に接続される第1電圧ラインに第1電圧信号を順次提供し、前記第1制御ラインに第1デジタルクロック信号を提供して、前記受信回路が前記第1デジタルクロック信号をデコードすることで、第1アドレスデータ及び発光データが得られ、前記第1アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路は、前記発光データに基づき各前記発光素子に対応するパルス幅変調信号及び電流制御信号を出力し、前記電流出力回路は、前記電流制御信号に基づき駆動電流を出力し、前記ゲート回路は、各前記発光素子に対応するパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子の駆動電流を前記駆動チップの出力端に伝送する。
画素構造の表示段階における動作過程については、上記実施例における説明を参照されたく、ここでは説明を省略する。
図5は、本開示の実施例による別の画素構造の駆動方法のフロー図であり、図5に示すように、前記駆動方法は以下のことを含む。
S21、電源投入段階において、第2制御ラインに起動信号を提供して、駆動チップに電源を投入する。
S22、基準クロック生成段階において、第1制御ラインに第3デジタルクロック信号を提供して、駆動チップの周波数ロック位相ロック回路が第3デジタルクロック信号に基づき第1基準クロック信号を生成する。
S23、アドレス書込み段階において、第1制御ラインに第2デジタルクロック信号を提供し、第2制御ラインにアドレス書込み信号を提供して、受信回路が第2デジタルクロック信号をデコードすることで、基準アドレスデータが得られ、アドレス記憶回路が前記基準アドレスデータを記憶する。
S24、初期化段階において、第1制御ラインに初期化クロック信号を提供して、前記受信回路が前記初期化クロック信号をデコードすることで、第2アドレスデータ及び初期化データが得られ、前記第2アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路が前記初期化データを記憶する。
S25、表示段階において、各前記発光素子に接続される第1電圧ラインに第1電圧信号を順次提供し、前記第1制御ラインに第1デジタルクロック信号を提供する。画素構造の表示段階における動作過程は、上文の説明を参照されたく、ここでは説明を省略する。
S26、アドレス書換え段階において、前記第1制御ラインに前記第2デジタルクロック信号を再び提供し、前記第2制御ラインにアドレス書込み信号を再び提供して、前記受信回路が第2デジタルクロック信号をデコードすることで、前記基準アドレスデータが再び得られ、前記基準アドレスデータを記憶回路に再度記憶する。
画素構造の各段階における動作過程は、上文の説明を参照されたく、ここでは説明を省略する。
本開示の実施例は、上記実施例に記載の画素構造を用いた複数の画素構造を含む表示装置をさらに提供する。
本開示の実施例による表示装置は、電子ペーパー、LEDパネル、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション等の表示機能を有する任意の製品又は部品であってもよい。
図6は、本開示の実施例による表示装置の画素構造の配置概念図であり、図6に示すように、ある実施例において、複数の画素構造は、複数行複数列に配列され、ここで、同一列の画素構造における駆動チップ10の第1入力端が同一の第1制御ラインVC1（1）/VC1（2）に接続される。同一行の画素構造における駆動チップ10の第2入力端が同一の第2制御ラインVC2（1）/VC2（2）に接続される。各画素構造は、赤色発光素子20r、緑色発光素子20g、青色発光素子20bを含む。同一行における赤色発光素子20rが同一の第1電圧ラインV1_1に接続され、同一行における緑色発光素子20gが同一の第1電圧ラインV1_2に接続され、同一行における青色発光素子20bが同一の第1電圧ラインV1_3に接続される。
なお、画素構造における発光素子は他の数であってもよく、例えば、画素構造は、2つの赤色発光素子20r、2つの緑色発光素子20g、2つの青色発光素子20bを含む。
表示装置は、表示領域の外に位置する制御回路をさらに含んでもよく、制御回路は、上記画素構造の駆動方法を実行するために用いられる。
図7は、本開示の実施例による表示装置の電源投入段階及び基準クロック生成段階におけるタイミング図であり、図8は、本開示の実施例による表示装置のアドレス書込み段階におけるタイミング図であり、図9は、本開示の実施例による表示装置の初期化段階、アドレス書換え段階及び表示段階におけるタイミング図である。図7～図9では、第1制御ラインVC1（1）が接続された1列の画素構造のみを例に、該列の画素構造のタイミングを示している。
図7に示すように、電源投入段階t1において、全ての第2制御ラインVC2（1）～VC2（n）がいずれも起動信号を受信して、駆動チップが起動される。例えば、該起動信号は、1.5Vの電圧信号である。基準クロック生成段階t2において、第2制御ラインVC2（1）～VC2（n）上の電圧は、電源投入段階と同一に保持され、第1制御ラインVC1（1）が第3デジタルクロック信号を受信することで、相応の1列の画素構造における周波数ロック位相ロック回路に第1基準クロック信号を出力させる。
図8に示すように、アドレス書込み段階t3において、第1制御ラインVC1（1）は、相応の1列の画素構造における各画素構造に対応する第2デジタルクロック信号を受信し、各第2デジタルクロック信号には、基準アドレスデータ（例えば図8における、データAd1、データAd2～データAdn）が付帯される。各本の第2制御ラインVC2（1）～VC2（n）は、アドレス書込み信号を順次受信する。任意で、該アドレス書込み信号の電圧は、起動信号の電圧よりも大きく、例えば、アドレス書込み信号の電圧は1.8V又は2.8Vである。
図9に示すように、初期化段階t4において、各本の第2制御ラインVC2（1）～VC2（n）上の電圧は、電源投入段階t1と同一に保持され、第1制御ラインVC1（1）は、各画素構造に対応する初期化クロック信号を受信し、初期化クロック信号には、第2アドレスデータ及び初期化データが付帯される。任意の1つの画素構造における駆動チップに関して言えば、そのデータ処理回路は、基準アドレスデータと同じ第2アドレスデータに対応する初期化データを記憶する。
表示段階t5において、各本の第2制御ラインVC2（1）、VC2（2）上の電圧は、電源投入段階と同一に保持され、第1制御ラインVC1（1）は、各画素構造に対応する第1デジタルクロック信号を受信し、該第1デジタルクロック信号には、第1アドレスデータ及び発光データが付帯される。任意の1つの画素構造の駆動チップに関して言えば、そのデータ処理回路は、基準アドレスデータと同じ第1アドレスデータに対応する発光データを処理して、該発光データに基づき電流制御信号及びパルス幅制御信号を生成することで、発光素子の発光を制御する。
最初のアドレス書換え段階t6において、第1制御ラインVC1（1）は、基準アドレスデータAd1が付帯された第2デジタルクロック信号を受信する。第2制御ラインVC2（1）は、アドレス書込み信号を受信して、相応の駆動チップに基準アドレスデータAd1を再度記憶させる。
その後、表示段階t5を引き続き実行し、第2番目のアドレス書換え段階t6において、第1制御ラインVC1（1）は、基準アドレスデータAd2が付帯された第2デジタルクロック信号を受信する。第2制御ラインVC2（2）は、アドレス書込み信号を受信して、相応の駆動チップに基準アドレスデータAd2を再度記憶させる。以下同様である。第n番目のアドレス書換え段階t6において、第1制御ラインVC1（n）は、基準アドレスデータAdnが付帯された第2デジタルクロック信号を受信する。第2制御ラインVC2（n）は、アドレス書込み信号を受信して、相応の駆動チップに基準アドレスデータAdnを再度記憶させる。
なお、表示段階とアドレス書換え段階の順序は他の方法で設定してもよく、例えば、最初のアドレス書換え段階が最初の表示段階の前に位置し、第2番目のアドレス書換え段階が第2番目の表示段階の前に位置するというように、以下同様に設定してもよい。或いは、複数の表示段階が経過する毎に、アドレス書換え段階の操作が1回行なわれる。
本開示の実施例において、画素構造における駆動チップは、アクティブ駆動の方法で発光素子の発光を駆動することにより、表示装置の解像度を向上させ、駆動消費電力を低減するのに有利である。
上記の実施形態は、本開示の原理を説明するために採用した例示的な実施形態に過ぎず、本開示は、これに限定されるものではない。本開示の要旨を逸脱しない範囲で当業者が該実施形態の変形及び改善を成し得ることは自明であり、そのような変形及び改善を施したものも本開示の保護範囲に含まれる。
10…駆動チップ、11…受信回路、12…アドレス記憶回路、13…データ処理回路、131…比較サブ回路、132…処理サブ回路、14…電流出力回路、141…電流出力サブ回路、15…ゲート回路、16…周波数ロック位相ロック回路、17…電圧調整回路、20…発光素子、20b…青色発光素子、20g…緑色発光素子、20r…赤色発光素子

Claims (12)

  1. 第1極がそれぞれ対応する第1電圧ラインに接続される少なくとも1つの発光素子と、
    第1入力端が第1制御ラインに接続され、出力端が前記発光素子の第2極に接続される駆動チップと、を含む画素構造において、
    前記駆動チップは、
    表示段階において、前記第1制御ライン上の第1デジタルクロック信号をデコードして、第1アドレスデータ及び発光データを得るように配置される受信回路と、
    前記表示段階の前に、前記駆動チップに割り当てられた基準アドレスデータを記憶するように配置されるアドレス記憶回路と、
    前記第1アドレスデータ及び前記基準アドレスデータが一致する場合、前記発光データに基づき各前記発光素子に対応するパルス幅変調信号及び電流制御信号を出力するように配置されるデータ処理回路と、
    前記電流制御信号に基づき駆動電流を出力するように配置される電流出力回路と、
    各前記発光素子に対応するパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子の駆動電流を前記駆動チップの出力端に伝送するように配置されるゲート回路と、を含み、
    前記駆動チップの第2入力端が第2制御ラインに接続され、前記駆動チップの第3入力端が第2電圧ラインに接続され、
    前記受信回路は、前記表示段階に先行するアドレス書込み段階において、前記第1制御ライン上の第2デジタルクロック信号をデコードして、前記基準アドレスデータを得るようにさらに配置され、
    前記アドレス記憶回路は、前記アドレス書込み段階において、前記第2制御ライン上のアドレス書込み信号の制御に応答して、前記基準アドレスデータを記憶するようにさらに配置される 画素構造。
  2. 前記駆動チップは、前記アドレス書込み段階に先行する基準クロック生成段階において、前記第1制御ライン上の第3デジタルクロック信号に基づき、基準クロック信号を生成し、前記基準クロック生成段階の後に、デューティ比が一定である前記基準クロック信号を継続的に出力するように配置される周波数ロック位相ロック回路をさらに含み、
    前記受信回路は具体的に、前記第2デジタルクロック信号と前記基準クロック信号とのデューティ比の差に基づき、前記第2デジタルクロック信号をデコードし、及び/又は、前記第1デジタルクロック信号と前記基準クロック信号とのデューティ比の差に基づき、前記第1デジタルクロック信号をデコードするように配置される
    請求項１に記載の画素構造。
  3. 前記駆動チップは、前記駆動チップの第2入力端が受信した信号を電圧調整し、調整後の信号を前記データ処理回路に伝送するように配置される電圧調整回路をさらに含む
    請求項1に記載の画素構造。
  4. 前記受信回路は、前記表示段階に先行する初期化段階において、前記第1制御ライン上の初期化クロック信号をデコードして、第2アドレスデータ及び初期化データを得るようにさらに配置され、
    前記データ処理回路は、前記第2アドレスデータと前記基準アドレスデータが一致する場合、相応の初期化データを記憶するようにさらに配置される
    請求項1～3のいずれか一項に記載の画素構造。
  5. 前記画素構造は、複数の前記発光素子を含み、前記電流出力回路は、複数の電流出力サブ回路を含み、前記電流出力サブ回路は前記発光素子と一対一で対応し、前記電流出力サブ回路は、相応の発光素子の電流制御信号に基づき前記駆動電流を生成するように配置される
    請求項1～3のいずれか一項に記載の画素構造。
  6. 前記発光素子は発光ダイオードである
    請求項1～3のいずれか一項に記載の画素構造。
  7. 表示段階において、各前記発光素子に接続される第1電圧ラインに第1電圧信号を順次提供し、前記第1制御ラインに第1デジタルクロック信号を提供して、前記受信回路が前記第1デジタルクロック信号をデコードすることで、第1アドレスデータ及び発光データが得られ、前記第1アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路は、前記発光データに基づき各前記発光素子に対応するパルス幅変調信号及び電流制御信号を出力し、前記電流出力回路は、前記電流制御信号に基づき駆動電流を出力し、前記ゲート回路は、各前記発光素子に対応するパルス幅変調信号を順次受信し、前記パルス幅変調信号が活性レベル状態にある場合、相応の発光素子の駆動電流を前記駆動チップの出力端に伝送する
    請求項1～6のいずれか一項に記載の画素構造の駆動方法。
  8. 請求項１に記載の画素構造であり、
    前記表示段階に先行するアドレス書込み段階において、前記第1制御ラインに第2デジタルクロック信号を提供し、前記第2制御ラインにアドレス書込み信号を提供して、前記受信回路が第2デジタルクロック信号をデコードすることで、基準アドレスデータが得られ、前記アドレス記憶回路が前記基準アドレスデータを記憶することをさらに含む
    請求項7に記載の画素構造の駆動方法。
  9. 請求項２に記載の画素構造であり、
    前記アドレス書込み段階に先行する基準クロック生成段階において、前記第1制御ラインに第3デジタルクロック信号を提供して、前記周波数ロック位相ロック回路が前記第3デジタルクロック信号に基づき基準クロック信号を生成することをさらに含む
    請求項7に記載の画素構造の駆動方法。
  10. 前記表示段階に先行する初期化段階において、前記第1制御ラインに初期化クロック信号を提供して、前記受信回路が前記初期化クロック信号をデコードすることで、第2アドレスデータ及び初期化データが得られ、前記第2アドレスデータと前記基準アドレスデータが一致する場合、前記データ処理回路が前記初期化データを記憶することをさらに含む
    請求項7に記載の画素構造の駆動方法。
  11. アドレス書換え段階において、前記第1制御ラインに前記第2デジタルクロック信号を再び提供し、前記第2制御ラインに前記アドレス書込み信号を再び提供して、前記受信回路が前記第2デジタルクロック信号をデコードすることで、前記基準アドレスデータが再び得られ、前記基準アドレスデータを前記アドレス記憶回路に再度記憶することをさらに含む
    請求項8に記載の画素構造の駆動方法。
  12. 請求項1～6のいずれか一項に記載の画素構造を用いた複数の画素構造を含み、複数の前記画素構造は複数行複数列に配置され、同一列における前記画素構造が同一の前記第1制御ラインに接続される
    表示装置。
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