KR20220160529A - 픽셀 구조와 그 구동 방법 및 표시 장치 - Google Patents

Abstract

픽셀 구조와 그 구동 방법 및 표시 장치를 개시한다. 픽셀 구조는, 제1 전극이 각자에 대응하는 제1 전압 라인에 연결되는 적어도 하나의 발광 소자를 포함하고, 상기 구동 칩은, 표시 단계에서 제1 제어 라인 상의 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 구성된 수신 회로; 표시 단계 이전에 기준 어드레스 데이터를 저장하도록 구성된 어드레스 저장 회로; 제1 어드레스 데이터가 기준 어드레스 데이터와 동일한 경우, 발광 데이터에 따라 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하도록 구성된 데이터 처리 회로; 전류 제어 신호에 따라 구동 전류를 출력하도록 구성된 전류 출력 회로; 및 각 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고, 펄스폭 변조 신호가 유효 레벨 상태일 때 구동 전류를 출력 단자로 전송하도록 구성된 게이팅 회로를 포함한다.

Description

픽셀 구조와 그 구동 방법 및 표시 장치

본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 픽셀 구조와 그 구동 방법 및 표시 장치에 관한 것이다.

Mini-LED(Mini Light Emitting Diode) 및 Micro-LED(Micro Light Emitting Diode) 기술은 초소형 LED 어레이를 고밀도로 칩에 집적하여 LED의 박형, 소형 및 매트릭스를 실현하며, 픽셀 사이의 거리는 마이크로미터 수준에 도달할 수 있으며 각 픽셀은 독립적으로 빛을 방출할 수 있다. Mini-LED 표시 패널과 Micro-LED 표시 패널은 낮은 구동 전압, 긴 수명, 넓은 온도 저항으로 인해 소비자 단말에 사용되는 표시 패널로 점차 발전하고 있다.

본 발명의 실시예는 픽셀 구조와 그 구동 방법 및 표시 장치를 제공한다.

본 발명의 제1 양태에 따르면 픽셀 구조를 제공하며, 상기 픽셀 구조는

제1 전극이 각자에 대응하는 제1 전압 라인에 연결되는 적어도 하나의 발광 소자; 및

제 1 입력 단자는 제 1 제어 라인에 연결되고 출력 단자는 상기 발광 소자의 제 2 극에 연결되는 구동 칩을 포함하고,

상기 구동 칩은,

표시 단계에서 상기 제1 제어 라인 상의 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 구성된 수신 회로;

상기 표시 단계 이전에 상기 구동 칩에 할당된 기준 어드레스 데이터를 저장하도록 구성된 어드레스 저장 회로;

상기 제1 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우, 상기 발광 데이터에 따라 상기 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하도록 구성된 데이터 처리 회로;

상기 전류 제어 신호에 따라 구동 전류를 출력하도록 구성된 전류 출력 회로; 및

상기 각 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고, 상기 펄스폭 변조 신호가 유효 레벨 상태일 때, 해당 발광 소자의 구동 전류를 상기 구동 칩의 출력 단자로 전송하도록 구성된 게이팅 회로를 포함한다.

일부 실시예에서, 상기 구동 칩의 제2 입력 단자는 제2 제어 라인에 연결되고, 상기 구동 칩의 제3 입력 단자는 제2 전압 라인에 연결되고,

상기 수신 회로는 또한 상기 표시 단계 이전의 어드레스 기입 단계에서 상기 제1 제어 라인 상의 제2 디지털 클록 신호를 디코딩하여 상기 기준 어드레스 데이터를 획득하도록 구성되고,

상기 어드레스 저장 회로는 또한 상기 어드레스 기입 단계에서 상기 제2 제어 라인 상의 어드레스 기입 신호의 제어에 응답하여 상기 기준 어드레스 데이터를 저장하도록 구성된다.

일부 실시예에서, 상기 구동 칩은,

상기 어드레스 기입 단계 이전의 기준 클록 생성 단계에서, 상기 제 1 제어 라인 상의 제3 디지털 클록 신호에 따라 기준 클록 신호를 생성하고, 상기 기준 클록 생성 단계 이후에 듀티 비율이 고정된 상기 기준 클록 신호를 지속적으로 출력하도록 구성된 주파수 잠금 위상 잠금 회로를 더 포함하며,

상기 수신 회로는 상기 제2 디지털 클록 신호와 상기 기준 클록 신호의 듀티 비율 간의 차이에 따라 상기 제2 디지털 클록 신호를 디코딩하도록 구성되고, 및/또는 상기 제1 디지털 클록 신호와 상기 기준 클록 신호의 듀티 비율의 차이에 따라 상기 제1 디지털 클록 신호를 디코딩하도록 구성된다.

일부 실시예에서, 상기 구동 칩은, 상기 구동 칩의 제2 입력 단자에 의해 수신된 신호에 대해 전압 조정을 수행하고, 조정 후의 전압을 상기 데이터 처리 회로로 전송하도록 구성된 전압 조정 회로를 더 포함한다.

일부 실시예에서, 상기 수신 회로는 또한 상기 표시 단계 이전의 초기화 단계에서 상기 제1 제어 라인 상의 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하도록 구성되고,

상기 데이터 처리 회로는 또한 상기 제2 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우 대응하는 초기화 데이터를 저장하도록 구성된다.

일부 실시예에서, 상기 픽셀 구조는 복수의 발광 소자를 포함하고, 상기 전류 출력 회로는 복수의 전류 출력 서브 회로를 포함하고, 상기 전류 출력 서브 회로는 상기 발광 소자에 일대일로 대응하고, 상기 전류 출력 서브 회로는 대응하는 발광 소자의 전류 제어 신호에 따라 상기 구동 전류를 생성하도록 구성된다.

일부 실시예에서, 상기 발광 소자는 발광 다이오드이다.

본 발명의 다른 양태에 따르면, 상술한 픽셀 구조의 구동 방법을 제공하며, 상기 구동 방법은,

표시 단계에서, 상기 각 발광 소자에 연결된 제1 전압 라인에 제1 전압 신호를 순차적으로 제공하고 상기 제1 제어 라인에 제1 디지털 클록 신호를 제공하여, 상기 수신 회로가 상기 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 하고, 상기 제1 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우, 상기 데이터 처리 회로가 상기 발광 데이터에 따라 상기 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하고, 상기 전류 출력 회로가 상기 전류 제어 신호에 따라 구동 전류를 출력하고, 상기 게이팅 회로가 상기 각 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고 상기 펄스폭 변조 신호가 유효 레벨 상태일 때 대응하는 발광 소자의 구동 전류를 상기 구동 칩의 출력 단자로 전송하는 것을 포함한다.

일부 실시예에서, 상기 구동 방법은,

상기 표시 단계 이전의 어드레스 기입 단계에서, 상기 제1 제어 라인에 제2 디지털 클록 신호를 제공하고, 상기 제2 제어 라인에 어드레스 기입 신호를 제공하여, 상기 수신 회로가 제2 디지털 클록 신호를 디코딩하여 기준 어드레스 데이터를 획득하도록 하고, 상기 어드레스 저장 회로가 상기 기준 어드레스 데이터를 저장하는 것을 더 포함한다.

일부 실시예에서, 상기 구동 방법은,

상기 어드레스 기입 단계 이전의 기준 클록 생성 단계에서, 상기 제1 제어 라인에 제3 디지털 클록 신호를 제공하여, 상기 주파수 잠금 위상 잠금 회로가 상기 제3 디지털 클록 신호에 따라 기준 클록 신호를 생성하도록 하는 것을 더 포함한다.

일부 실시예에서, 상기 구동 방법은,

상기 표시 단계 이전의 초기화 단계에서, 상기 제1 제어 라인에 초기화 클록 신호를 제공하여 상기 수신 회로가 상기 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하도록 하고, 상기 제2 어드레스 데이터와 상기 기준 어드레스 데이터가 동일한 경우, 상기 데이터 처리 회로가 상기 초기화 데이터를 저장하는 것을 더 포함한다.

어드레스 재기입 단계에서, 상기 제1 제어 라인에 상기 제2 디지털 클록 신호를 다시 제공하고, 상기 제2 제어 라인에 상기 어드레스 기입 신호를 다시 제공하여, 상기 수신 회로가 상기 제2 디지털 클록 신호를 디코딩하여 상기 기준 어드레스 데이터를 다시 획득하도록 하고, 상기 기준 어드레스 데이터를 상기 어드레스 저장 회로에 다시 저장한다.

본 발명의 또 다른 양태에 따르면, 표시 장치를 제공하고, 상기 표시 장치는 복수의 픽셀 구조를 포함하고, 상기 픽셀 구조는 상술한 실시예의 픽셀 구조를 이용하고, 상기 복수의 픽셀 구조가 복수의 행 및 복수의 열로 배열되고, 동일한 열의 상기 픽셀 구조는 동일한 상기 제1 제어 라인에 연결된다.

첨부된 도면은 본 발명에 대한 추가적인 이해를 제공하기 위해 사용되고 명세서의 일부를 구성하며, 하기의 상세한 설명과 함께 본 발명을 해석하기 위해 사용되지만, 본 발명을 제한하기 위해 사용되는 것은 아니다.
도 1은 본 발명의 실시예에 의해 제공되는 픽셀 구조의 개략도이다.
도 2는 본 발명의 실시예에 의해 제공되는 구동 칩의 다른 개략적인 구조도이다.
도 3은 본 발명의 실시예에 의해 제공하는 구동 칩의 작동 과정을 나타내는 타이밍도이다.
도 4는 본 발명의 실시예에 의해 제공되는 픽셀 구조의 구동 방법을 나타내는 흐름도이다.
도 5는 본 발명의 실시예에 의해 제공되는 픽셀 구조의 다른 구동 방법의 흐름도이다.
도 6은 본 발명의 실시예에 의해 제공되는 표시 장치의 픽셀 구조의 배치 개략도이다.
도 7은 본 발명의 실시예에 의해 제공되는 표시 장치의 파워 온 단계 및 기준 클록 생성 단계의 타이밍도이다.
도 8은 본 발명의 실시예에 따른 표시 장치의 어드레스 기입 단계의 타이밍도이다.
도 9는 본 발명의 실시예에 따른 표시 장치의 초기화 단계, 어드레스 재기입 단계 및 표시 단계의 타이밍도이다.

본 발명의 실시예의 목적, 기술적 솔루션 및 이점을 보다 명확하게 하기 위하여, 첨부된 도면을 참조하여 본 발명의 실시예의 기술적 솔루션을 명확하고 완전하게 설명한다. 설명된 실시예는 본 발명의 전부 실시예가 아니라 일부 실시예인 것이 명백하다. 설명된 본 발명의 실시예들에 기초하여, 당업자에 의해 창조적 노력 없이 획득되는 다른 모든 실시예들은 모두 본 발명의 보호 범위 내에 속한다.

달리 정의되지 않는 한, 여기에서 사용된 기술 용어 또는 과학 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이해하는 일반적인 의미를 가질 것이다. 본 발명의 명세서 및 특허청구범위에서 사용된 "제1", "제2" 및 이와 유사한 용어는 어떠한 순서, 수량 또는 중요도를 나타내지 않으며, 단지 다양한 구성요소를 구별하기 위해 사용된다. 마찬가지로, "일" 또는 "하나" 등은 양적 제한을 나타내지 않고 오히려 적어도 하나의 존재를 나타낸다. "포함하는" 또는 "구비하는"와 같은 단어는 "포함하는" 또는 "구비하는" 앞에 나열된 요소 또는 항목이 "포함하는" 또는 "구비하는" 뒤에 나열된 요소 또는 항목 및 그 등가물을 포함하며 다른 구성 요소 또는 개체를 배제하지 않음을 의미한다. "연결된" 또는 "결합된"과 같은 단어는 물리적 또는 기계적 연결에 국한되지 않고 직접적이든 간접적이든 전기적 연결을 포함할 수 있다.

도 1은 본 발명의 일 실시예에 의해 제공되는 픽셀 구조의 개략도로서, 도 1에 도시된 바와 같이, 픽셀 구조는 적어도 하나의 발광 소자(20) 및 구동 칩(10)을 포함하고, 여기서 각 발광 소자(20)의 제1 전극은 각자 대응하는 제1 전압 라인에 연결된다. 도 1은 3개의 발광 소자(20)가 있는 경우를 도시한 것으로, 도 1에 도시된 바와 같이 3개의 발광 소자(20)는 제1 전압 라인(V1_1~V1_3)에 1:1로 연결된다. 구동 칩(10)의 제1 입력 단자(IN_1)는 제1 제어 라인(VC1)에 연결되고, 구동 칩(10)의 출력 단자(OUT)는 발광 소자(20)의 제2 극에 연결된다. 선택적으로, 발광 소자(20)는 유기발광다이오드(Organic Light Emitting Diode, OLED), 미니발광다이오드(Mini Light Emitting Diode, Mini-LED) 및 마이크로 발광다이오드(Micro Light Emitting Diode, Micro-LED) 중 하나일 수 있다. 본 발명의 실시예들은 발광 소자(20)가 Mini-LED 또는 Micro-LED인 경우를 예로 들어 설명한다. 선택적으로, 제1 전극은 발광 소자(20)의 애노드이고, 제2 극은 발광 소자(20)의 캐소드이다.

도 1에 도시된 바와 같이, 구동 칩(10)은 수신 회로(11), 어드레스 저장 회로(12), 데이터 처리 회로(13), 게이팅 회로(15) 및 전류 출력 회로(14)를 포함한다.

수신 회로(11)는 제1 입력 단자(IN_1)에 연결되고, 수신 회로(11)는 표시 단계에서 구동 칩의 제1 제어 라인(VC1) 상의 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 구성된다.

어드레스 저장 회로(12)는 표시 단계 이전에 구동 칩(10)에 할당된 기준 어드레스 데이터를 저장하도록 구성된다.

데이터 처리 회로(13)는 제1 어드레스 데이터가 어드레스 저장 회로(12)에 저장된 기준 어드레스 데이터와 동일한 경우, 발광 데이터에 따라 각 발광 소자(20)에 대응하는 펄스폭 변조 신호(PWM 신호) 및 전류 제어 신호를 출력하도록 구성된다.

예를 들어, 데이터 처리 회로(13)가 펄스폭 변조 신호를 출력할 때, 우선 발광 데이터에 따라 목표 듀티 비율을 결정할 수 있고, 목표 듀티 비율에 따라 대응하는 펄스폭 변조 신호를 출력할 수 있다.

예시적으로, 데이터 처리 회로(13)는 기설정 규칙에 따라 각 발광 소자(20)의 펄스폭 변조 신호 및 발광 제어 신호를 결정할 수 있다. 예를 들어, 구동 칩(10)은 3개의 발광 소자(20)에 연결되고, 발광 데이터는 24비트 데이터이고, 기설정된 제1 매핑 관계 및 최초 4비트의 데이터에 따라 첫 번째 발광 소자(20)에 대응하는 목표 듀티 비율을 결정하고, 상기 목표 듀티 비율에 따라 첫 번째 발광 소자(20)에 대응하는 펄스폭 변조 신호를 출력하며, 5~8번째 비트의 데이터 및 기설정된 제2 매핑 관계에 따라 첫 번째 발광 소자(20)에 대응하는 전류 제어 신호를 결정한다. 9~12번째 비트의 데이터와 제1 매핑 관계에 따라 두 번째 발광 소자(20)에 대응하는 목표 듀티 비율을 결정하고, 상기 목표 듀티 비율에 따라 두 번째 발광 소자(20)에 대응하는 펄스폭 변조 신호를 출력하며, 13~16번째 비트의 데이터 및 제 2 매핑 관계에 따라, 두 번째 발광 소자(20)에 대응하는 전류 제어 신호를 결정한다. 16~20번째 비트의 데이터와 제1매핑 관계에 따라 세 번째 발광 소자(20)에 대응하는 목표 듀티 비율을 결정하고 상기 목표 듀티 비율에 따라 세 번째 발광 소자(20)에 대응하는 펄스폭 변조 신호를 출력하며, 마지막 4 비트의 데이터 및 제2 매핑 관계에 따라 세 번째 발광 소자(20)에 대응하는 전류 제어 신호를 결정한다.

전류 출력 회로(14)는 각 발광 소자(20)에 대응하는 전류 제어 신호에 따라 각 발광 소자(20)에 대응하는 구동 전류를 출력하도록 구성된다.

게이팅 회로(15)는 각 발광 소자(20)의 펄스폭 변조 신호를 순차적으로 수신하고, 상기 펄스폭 변조 신호가 유효 레벨 상태에 있을 때 해당 발광 소자(20)의 구동 전류를 구동 칩(10)의 출력 단자로 전달하고, 상기 펄스폭 변조 신호가 무효 레벨 상태에 있을 때 구동 칩(10)의 출력 단자로의 구동 전류 출력을 중지시키도록 구성된다.

구동 칩(10)이 하나의 발광 소자(20)에 연결될 때 발광 소자(20)의 펄스폭 변조 신호는 데이터 처리 회로(13)에 의해 한번에 출력될 수 있고, 복수의 발광 소자(20) 에 연결될 때 복수의 발광 소자(20)의 펄스폭 변조 신호는 데이터 처리 회로(13)에 의해 여러 번으로 나뉘어 출력될 수 있음에 유의해야 한다. 선택적으로, 구동 칩(10)이 복수의 발광 소자(20)에 연결되는 경우, 서로 다른 발광 소자(20)에 연결되는 제1 전압 라인은 서로 다를 수 있다. 데이터 처리 회로(13)가 각 발광 소자(20)에 대응하는 발광 제어 신호를 순차적으로 출력함과 더불어, 외부 컨트롤러는 각 발광 소자(20)에 연결된 제1 전압 라인에 하이 레벨의 전압을 순차적으로 인가할 수 있다.

예를 들어, 게이팅 회로(15)는 제어 단자, 입력 단자 및 출력 단자를 가지며, 제어 단자는 각 발광 소자(20)의 펄스폭 변조 신호를 순차적으로 수신하고, 게이팅 회로(15)의 출력 단자는 구동 칩(10)의 출력 단자에 연결된다. 제어 단자는 펄스폭 변조 신호를 수신하는 데 사용되며, 제어 단자가 첫 번째 발광 소자(20)의 펄스폭 변조 신호를 수신한 경우, 게이팅 회로(15)의 입력 단자는 첫 번째 발광 소자(20)의 전류 제어 신호를 수신하며, 펄스폭 변조 신호가 유효 레벨 상태일 때, 게이팅 회로(15)의 입력 단자는 출력 단자에 연결된다. 게이팅 회로(15)의 제어 단자가 두 번째 발광 소자(20)의 펄스폭 변조 신호를 수신한 경우, 게이팅 회로(15)의 입력 단자는 첫 번째 발광 소자(20)의 전류 제어 신호를 수신하고, 펄스폭 변조 신호가 유효 레벨 상태일 때, 게이팅 회로(15)의 입력 단자는 출력 단자에 연결된다. 등등. 선택적으로, 본 발명의 실시예에서 유효 레벨 신호는 하이 레벨 신호이고 무효 레벨 신호는 로우 레벨 신호이다.

본 발명의 일 실시예에서 구동 칩(10)이 복수의 발광 소자(20)에 연결되는 경우, 서로 다른 발광 소자(20)에 연결되는 제1 전압 라인(V1_1, V1_2, V1_3)이 서로 다르며, 외부의 제어 회로는 복수의 발광 소자(20)에 연결된 제1 전압 라인(V1_1~V1_3)에 순차적으로 전압을 제공할 수 있다. 수신 회로(11)는 표시 단계에서 구동 칩(10)의 제1 제어 라인(VC1) 상의 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득할 수 있다. 제1 어드레스 데이터가 어드레스 저장 회로(12)에 기 저장된 기준 어드레스 데이터와 동일한 경우, 데이터 처리 회로(13)는 발광 데이터에 따라 각 발광 소자(20)에 대응하는 전류 제어 신호를 출력할 수 있고, 이는 전류 출력 회로(14)가 각 발광 소자(20)에 대응하는 구동 전류를 출력하도록 한다. 또한, 데이터 처리 회로(13)는 각 발광 소자(20)에 대응하는 펄스폭 변조 신호를 순차적으로 출력한다. 데이터 처리 회로(13)가 특정 발광 소자(20)에 대응하는 펄스폭 변조 신호를 출력하면, 게이팅 회로(15)도 펄스폭 변조 신호에 따라 온 또는 오프되어 발광 소자(20)에 대응하는 구동 전류를 간헐적으로 발광 소자(20)의 제2 전극에 전달하며, 하나의 작동 사이클(예를 들어, 일 프레임) 내에서 발광 소자(20)의 작동 시간을 제어한다. 발광 소자(20)의 제2 전극에 구동전류가 흐르고 발광 소자(20)의 제1 전극에 하이 레벨 전압이 인가되면 발광 소자(20)는 발광한다. 발광 소자(20)에 흐르는 전류의 크기와 하나의 작동 사이클 내의 발광 소자(20)의 작동 시간이 함께 작용하여 발광 소자(20)의 유효 발광 휘도에 영향을 미치므로, 발광 소자(20)에 구동전류를 공급하고 발광 전류의 작동 시간을 제어함으로써, 발광 소자(20)의 유효 발광 휘도를 제어할 수 있다.

본 발명의 실시예에서 픽셀 구조는 구동 칩(10)을 이용하여 발광 소자(20)에 구동 전류를 제공하고 발광 소자(20)의 발광 시간을 제어함으로써 능동 구동을 구현하며, 수동 구동과 비교할 겨우, 능동 구동은 표시 장치가 고휘도 및 고해상도를 달성하는 데 더 유리하다. 또한 구동 칩(10)의 구동 전압이 더 낮고 응답 시간이 더 짧아서 전력 소비를 줄이고 리프세시 속도를 향상시키는 데 유리하다.

도 2는 본 발명의 실시예에 의해 제공되는 구동 칩의 다른 개략적인 구조도이다. 도 2에 도시된 바와 같이, 데이터 처리 회로(13)는 비교 서브 회로(131) 및 처리 서브 회로(132)를 포함하고, 비교 서브 회로(131)는 표시 단계에서 제1 어드레스 데이터를 어드레스 저장 회로(12)에 저장된 기준 어드레스 데이터와 비교하고, 제1 어드레스 데이터가 기준 어드레스 데이터와 동일한 경우, 발광 데이터를 처리 서브 회로(132)로 전송하도록 구성된다. 처리 서브 회로(132)는 발광 데이터에 따라 각 발광 소자(20)에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하도록 구성된다.

일부 실시예에서, 구동 칩(10)은 복수의 발광 소자(20)에 연결되어, 하나의 구동 칩(10)은 복수의 발광 소자(20)의 밝기를 제어하는 데 사용되며, 이는 표시 장치의 해상도를 더욱 향상시키는 데 유리하다. 선택적으로, 전류 출력 회로(14)는 복수의 전류 출력 서브 회로(141)를 포함하고, 전류 출력 서브 회로(141)는 발광 소자(20)와 일대일로 대응된다. 데이터 처리 회로(13)에 의해 출력되는 전류 제어 신호는 디지털 신호일 수 있고, 전류 출력 서브 회로(141)는 전류 제어 신호에 대해 디지털-아날로그 변환 등 처리를 수행한 후 구동 전류를 생성한다. 전류 출력 회로(14)가 복수의 전류 출력 서브 회로(141)를 포함하는 경우, 데이터 처리 회로(13)는 복수의 발광 소자(20)의 전류 제어 신호를 동시에 또는 실질적으로 동시에 출력할 수 있으므로, 전류 출력 서브 회로(141)는 동시에 또는 실질적으로 동시에 구동 전류를 생성할 수 있고, 이에 의해 전류 출력 회로(14)가 구동 전류를 전체적으로 출력하는 총 시간을 감소시켜 픽셀 구조의 전체 응답 시간을 감소시킨다. 여기서, 게이팅 회로(15)의 제어 단자가 특정 발광 소자(20)의 펄스폭 변조 신호를 수신하면, 게이팅 회로(15)의 입력 단자는 상기 발광 소자(20)에 대응하는 전류 출력 서브 회로(141)로 스위칭되어 연결된다. 따라서, 상기 발광 소자(20)의 구동 전류를 간헐적으로 구동 칩(10)의 출력 단자(OUT)로 출력한다.

물론, 본 발명의 실시예는 상기 설정 방식에 한정되지 않으며, 예를 들어 복수의 게이팅 회로(15)가 구비될 수도 있으며, 복수의 게이팅 회로(15)는 구동 칩(10)의 복수의 출력 단자(OUT)와 일대일로 대응하여 연결되고, 구동 칩(10)의 출력 단자(OUT)는 발광 소자(20)와 일대일로 대응하여 연결된다.

구동 칩(10)의 동작 단계는 파워 온 단계, 기준 클록 생성 단계, 어드레스 기입 단계, 초기화 단계, 표시 단계 및 어드레스 재기입 단계를 포함한다. 그 중 파워온 단계, 기준 클록 생성 단계, 어드레스 기입 단계, 초기화 단계는 모두 표시를 시작하기 전의 준비 단계이다. 그 중 표시 단계는 한 프레임의 화면을 표시하는 단계이다.

일부 실시예에서, 도 2에 도시된 바와 같이, 구동 칩(10)은 제2 입력 단자(IN_2) 및 제3 입력 단자(IN_3)를 더 갖고, 제2 입력 단자(IN_2)는 제2 제어 라인(VC2)에 연결되고, 제3 입력 단자(IN_3)는 제2 전압 라인(V2)에 연결된다. 선택적으로, 제2 전압 라인(V2)은 구동 칩(10)의 각 회로에 접지 신호를 제공하기 위한 접지 라인이다.

일부 실시예에서, 도 2에 도시된 바와 같이, 구동 칩(10)은 전압 조정 회로(17)를 더 포함하고, 상기 전압 조정 회로(17)는 구동 칩(10)의 제2 입력 단자(IN_2)에 의해 수신된 전압 신호의 전압을 조정하고, 조정된 전압 신호를 데이터 처리 회로(13)에 전송하도록 구성된다. 선택적으로, 전압 조정 회로(17)는 강압 회로이며, 예를 들어 조정된 전압 신호의 전압 값은 1.2V이다.

일부 실시예에서, 도 2에 도시된 바와 같이, 구동 칩(10)은 주파수 잠금 위상 잠금 회로(16)를 더 포함하고, 주파수 잠금 위상 잠금 회로(16)는 표시 단계 전의 기준 클록 생성 단계에 제1 제어 라인(VC1) 상의 제3 디지털 클록 신호에 따라, 제1 기준 클록 신호를 생성하고, 기준 클록 생성 단계 이후에 상기 제1 기준 클록 신호를 지속적으로 출력하고, 제1 기준 클록 신호의 듀티 비율이 고정된다. 제1 기준 클록 신호는 구동 칩의 제1 입력 단자(IN_1)로 수신되는 클록 신호와 동일한 주파수를 가질 수 있다. 선택적으로, 기준 클록 생성 단계에서, 수신 회로는 제3 디지털 클록 신호를 필터링하고, 주파수 잠금 위상 잠금 회로(16)는 구체적으로 필터링된 제3 디지털 클록 신호에 따라 제1 기준 클록 신호를 출력할 수 있다. 훈련 단계 후에, 수신 회로는 또한 구동 칩의 제1 입력 단자(IN_1)에 의해 수신된 클록 신호를 지속적으로 필터링할 수 있고 필터링된 클록 신호를 주파수 잠금 위상 잠금 회로(16)에 제공하여 주파수 잠금 위상 잠금 회로(16)가 수신된 클록 신호에 따라 제1 기준 클록 신호를 지속적으로 출력한다. 구동 칩의 제1 입력 단자(IN_1)에 의해 수신된 클록 신호의 주파수는 고정되어 있으므로, 제1 기준 클록 신호의 주파수는 변하지 않는다.

선택적으로, 수신 회로(11)는 디코딩을 수행할 때 디코딩될 디지털 클록 신호와 제1 기준 클록 신호 간의 차이에 따라 디코딩을 수행한다. 예를 들어, 수신 회로(11)는 제1 디지털 클록 신호와 제1 기준 클록 신호 간의 차이에 따라 제1 디지털 클록 신호를 디코딩하도록 구체적으로 구성된다. 구체적으로, 수신 회로(11)는 제1 디지털 클록 신호와 제1 기준 클록 신호의 듀티 비율 간의 차이에 따라 제1 디지털 클록 신호를 디코딩할 수 있다.

선택적으로, 주파수 잠금 위상 잠금 회로(16)는 또한 제3 디지털 클록 신호에 따라 제2 기준 클록 신호를 생성하고, 제2 기준 클록 신호를 데이터 처리 회로(13)의 작동에 필요한 클록 신호로서 데이터 처리 회로에 제공할 수 있다. 상기 제2 기준 클록 신호의 주파수는 제3 디지털 클록 신호의 주파수와 다를 수 있다. 예를 들어, 제2 기준 클록 신호의 주파수는 제3 디지털 클록 신호의 주파수의 1/2이다.

일부 실시예에서, 수신 회로(11)는 또한 표시 단계 이전의 어드레스 기입 단계에, 제1 제어 라인(VC1) 상의 제2 디지털 클록 신호를 디코딩하여 기준 어드레스 데이터를 획득하도록 구성된다. 예를 들어, 및/또는 제2 디지털 클록 신호와 제1 기준 클록 신호 간의 차이에 따라 제2 디지털 클록 신호를 디코딩한다.

일부 실시예에서, 수신 회로(11)는 표시 단계 이전의 초기화 단계에서, 제1 제어 라인(VC1) 상의 초기화 클록 신호를 디코딩하여 제2 클록 데이터 및 초기화 데이터를 획득하도록 더 구성된다. 데이터 처리 회로(13)는 제2 어드레스 데이터가 기준 어드레스 데이터와 일치할 때 대응하는 초기화 데이터를 저장하도록 더 구성된다. 예를 들어, 초기화 데이터는 발광 소자(20)의 전류 구성 정보, 스캔 주기 정보, 블랭킹 기능 정보 등의 구성 데이터를 포함할 수 있다. 예를 들어, 데이터 처리 회로(13)는 발광 데이터 및 전류 구성 정보에 따라 전류 제어 신호를 생성할 수 있다.

도 3은 본 발명의 실시예에 의해 제공하는 구동 칩의 작동 과정을 나타내는 타이밍도로서, 도 1 내지 도 3을 참조하여 구동 칩(10)의 작동 과정을 설명하면 다음과 같다. 하나의 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자에 연결된 구동 칩(10)을 예로 들어 설명한다.

파워 온 단계(t1)에서 제2 제어 라인(VC2)은 시작 신호를 제공하며, 예를 들어 시작 신호는 1.5V의 전압 신호이므로 구동 칩(10)이 작동 상태에 진입하킨다.

기준 클록 생성 단계(t2)에서, 제1 제어 라인(VC1)은 제3 디지털 클록 신호를 제공하고, 제2 제어 라인(VC2) 상의 전압은 파워 온 단계에서와 동일하게 유지된다. 구동 칩(10)이 제3 디지털 클록 신호를 수신한 후, 주파수 잠금 위상 잠금 회로(16)는 제3 디지털 클록 신호에 따라 제1 기준 클록 신호를 생성한다. 기준 클록 생성 단계의 지속 시간은 10프레임 화면의 표시 시간 이하일 수 있고, 기준 클록 생성 단계 이후에 제1 기준 클록 신호는 안정적인 주파수에 도달할 수 있다.

어드레스 기입 단계(t3)에서, 제2 제어 라인(VC2)은 어드레스 기입 신호를 제공한다. 예를 들어, 상기 어드레스 기입 신호의 전압은 시작 신호의 전압보다 높으며, 예를 들어 어드레스 기입 신호의 전압은 1.8V이다. 제2 디지털 클록 신호는 제1 제어 라인(VC1)에 로드되고, 상기 제2 디지털 클록 신호는 기준 어드레스 데이터(Ad)를 운반한다. 구동 칩(10)의 제1 입력 단자(IN_1)는 제2 디지털 클록 신호를 수신하고 이를 디코딩하여 기준 어드레스 데이터를 획득한다. 어드레스 저장 회로(12)는 어드레스 기입 신호의 제어 하에 기준 어드레스 데이터를 저장한다. 여기서 제2 디지털 클록 신호의 주파수는 제3 디지털 클록 신호의 주파수와 같으며, 이때 주파수 잠금 위상 잠금 회로(16)는 제1 기준 클록 신호를 계속 출력한다. 구동 칩(10)은 제2 디지털 클록 신호를 디코딩할 때 제2 디지털 클록 신호의 듀티 비율과 제1 기준 클록 신호의 듀티 비율의 차이에 따라 디코딩을 수행한다.

초기화 단계(t3)에서, 제1 제어 라인(VC1)은 초기화 클록 신호를 제공하고, 초기화 클록 신호는 제2 어드레스 데이터(예를 들어, 도 3의 A1'/A2') 및 초기화 데이터(예를 들어, 도 3의 D1'/D2)를 운반하며, 수신 회로(11)는 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하며, 제2 어드레스 데이터가 기준 어드레스 데이터와 동일한 경우, 데이터 처리 회로는 초기화 데이터를 저장한다.

표시 단계(t4)에서 각 발광 소자(20)에 연결된 제1 전압 라인(V1)에 제1 전압 신호를 순차적으로 제공하고, 제1 제어 라인(VC1)에 제1 디지털 클록 신호를 제공한다. 구동 칩(10)의 제1 입력 단자(IN_1)은 상기 제1 디지털 클록 신호를 수신한 후, 수신 회로(11)는 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득한다. 제1 어드레스 데이터가 기준 어드레스 데이터와 동일한 경우, 데이터 처리 회로는 발광 데이터에 따라 각 발광 소자(20)에 대응하는 전류 제어 신호를 동시에 출력하며, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 출력한다. 여기서, 제1 디지털 클록 신호의 주파수는 제3 디지털 클록 신호의 주파수와 동일하고, 주파수 잠금 위상 잠금 회로는 상기 제1 기준 클록 신호를 지속적으로 출력한다. 수신 회로는 제1 디지털 클록 신호와 제1 기준 클록 신호의 듀티 비율의 차이에 따라 제1 디지털 클록 신호를 디코딩한다. 각 발광 소자(20)의 펄스폭 변조 신호의 출력 순서는 각 발광 소자(20)가 제1 전압 신호를 수신하는 순서와 동일하다.

예를 들어, 데이터 처리 회로(13)가 적색 발광 소자의 펄스폭 변조 신호를 출력할 때, 게이팅 회로의 입력 단자는 적색 발광 소자에 대응하는 전류 출력 회로를 수신하며, 펄스폭 변조 신호가 유효 레벨 상태일 때, 게이팅 회로의 입력 단자는 출력 단자에 연결되어, 적색 발광 소자에 대응하는 전류 제어 신호를 구동 칩의 출력 단자로 전송한다. 이때, 적색 발광 소자와 연결된 제1 전압 라인에 제1 전압 신호를 인가하여 적색 발광 소자의 양단 사이에 전압차를 발생시켜 발광할 수 있다. 데이터 처리 회로(13)가 녹색 발광 소자의 펄스폭 변조 신호를 출력할 때, 게이팅 회로(15)의 입력 단자는 녹색 발광 소자에 대응하는 전류 출력 서브 회로(141)로 스위칭되고, 펄스폭 변조 신호가 유효 레벨 상태일 때 게이팅 회로(15)의 입력 단자는 출력 단자에 연결되어, 녹색 발광 소자에 대응하는 전류 제어 신호를 구동 칩(10)의 출력 단자로 전송한다. 이때, 녹색 발광 소자와 연결된 제1 전압 라인에 제1 전압 신호를 인가하여 녹색 발광 소자의 양단 사이에 전압차를 발생시켜 발광할 수 있다. 데이터 처리 회로(13)가 청색 발광 소자에 대응하는 펄스폭 변조 신호를 출력할 때, 게이팅 회로(15)의 입력 단자는 청색 발광 소자에 대응하는 전류 출력 서브 회로(141)로 스위칭되고, 펄스폭 변조 신호가 유효 레벨 상태일 때 게이팅 회로(15)의 입력 단자는 출력 단자에 연결되어, 청색 발광 소자에 대응하는 전류 제어 신호를 구동 칩(10)의 출력 단자로 전송한다. 이때, 청색 발광 소자에 대응하는 제1 전압 라인에 제1 전압 신호를 제공하여 청색 발광 소자의 양단 사이에 전압차를 발생시켜 발광할 수 있다.

어드레스 재기입 단계(t6)에서, 어드레스 기입 신호는 제2 제어 라인(VC2)에 다시 제공되고, 제2 디지털 클록 신호는 제1 제어 라인(VC1)에 다시 제공되며, 상기 제2 디지털 클록 신호는 기준 어드레스 데이터(Ad)를 운반한다. 따라서, 수신 회로(11)는 제2 디지털 클록 신호를 디코딩한 후, 기준 어드레스 데이터를 어드레스 저장 회로(12)에 저장한다.

여기서, 어드레스 재기입 단계는 표시 장치의 표시 과정에서의 단계로서, 이 단계의 주요 기능은 구동 칩(10)에 어드레스 데이터를 재기입하여 장시간 표시 후 정전기 또는 기타 간섭 요인으로 인해 어드레스 데이터의 오류를 유발하는 등 상황을 방지하는 것이다. 일부 실시예에서, 표시 장치는 n행의 픽셀 구조를 구비하고, 동일한 행의 픽셀 구조는 동일한 제2 제어 라인(VC2)에 연결되는데, 이 경우 n번의 표시 단계를 경과할 때마다 한 번씩 어드레스 재기입이 수행될 수 있다. 즉, 전체 표시 장치에 대해 일 프레임의 화면이 표시된 후 한 행의 픽셀 구조에 대해 어드레스 재기입이 수행되고 n 프레임 이후에는 모든 픽셀 구조가 한 번의 어드레스 재기입을 수행하게 된다.

본 발명의 실시예에 의해 제공하는 픽셀 구조는 능동 구동을 실현할 수 있어 표시 장치의 해상도를 향상시키고 구동 전력 소모를 줄이는 데 유리하며, 픽셀 구조의 각 회로는 소형화된 구동 칩에 집적되어 있어 픽셀 구조의 점유 면적을 감소시킨다. 본 발명의 실시예에서 구동 칩은 입출력 포트가 적어 구동 칩의 점유 면적을 감소시킬 수 있다.

본 발명의 실시예는 픽셀 구조의 구동 방법을 더 제공한다. 도 4는 본 발명의 실시예에 의해 제공되는 픽셀 구조의 구동 방법의 흐름도이다. 도 4에 도시된 바와 같이, 상기 구동 방법은 단계 S10을 포함한다.

단계 S10은, 표시 단계에서 각 발광 소자에 연결된 제1 전압 라인에 제1 전압 신호를 순차적으로 제공하고, 상기 제1 제어 라인에 제1 디지털 클록 신호를 제공하여, 상기 수신 회로가 상기 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 한다. 상기 제1 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우, 상기 데이터 처리 회로는 상기 발광 데이터에 따라 상기 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력한다. 상기 전류 출력 회로는 상기 전류 제어 신호에 따라 구동 전류를 출력하고, 상기 게이팅 회로는 상기 발광 소자 각각에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고, 상기 펄스폭 변조 신호가 유효 레벨 상태일 때 해당 발광 소자의 구동 전류를 상기 구동 칩의 출력 단자로 전송한다.

표시 단계에서의 픽셀 구조의 작동 과정에 대해서는 전술한 실시예의 설명을 참조하고 여기서 세부 사항을 반복하지 않는다.

도 5는 본 발명의 실시예에 의해 제공되는 픽셀 구조의 다른 구동 방법의 흐름도로서, 도 5에 도시된 바와 같이, 상기 구동 방법은 다음을 포함한다.

S21, 파워 온 단계에서 제2 제어 라인에 시작 신호를 제공하여 구동 칩에 전원을 공급한다.

S22, 기준 클록 생성 단계에서 제1 제어 라인에 제3 디지털 클록 신호를 제공하여 구동 칩의 주파수 잠금 위상 잠금 회로가 제3 디지털 클록 신호에 따라 제1 기준 클록 신호를 생성하도록 한다.

S23, 어드레스 기입 단계에서 제1 제어 라인에 제2 디지털 클록 신호를 제공하고 제2 제어 라인에 어드레스 기입 신호를 제공하여 수신 회로가 제2 디지털 클록 신호를 디코딩하여 기준 어드레스 데이터를 획득하도록 하고, 어드레스 저장 회로는 상기 기준 어드레스 데이터를 저장한다.

S24, 초기화 단계에서 제1 제어 라인에 초기화 클록 신호를 제공하여 상기 수신 회로가 상기 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하도록 하고, 상기 제2 어드레스 데이터와 상기 기준 어드레스 데이터가 동일한 경우, 상기 데이터 처리 회로는 상기 초기화 데이터를 저장한다.

S25, 표시 단계에서 상기 각 발광 소자에 연결된 제1 전압 라인에 제1 전압 신호를 순차적으로 제공하고, 상기 제1 제어 라인에 제1 디지털 클록 신호를 제공한다. 표시 단계에서 픽셀 구조의 작동 과정은 전술한 설명을 참조하고 여기에서 반복되지 않는다.

S26, 어드레스 재기입 단계에서 제1 제어 라인에 상기 제2 디지털 클록 신호를 다시 제공하고, 상기 제2 제어 라인에 어드레스 기입 신호를 다시 제공하여, 상기 수신 회로가 제2 디지털 클록 신호를 디코딩하여 상기 기준 어드레스 데이터를 다시 획득하로록 하고, 상기 기준 어드레스 데이터를 저장 회로에 다시 저장한다.

각 단계에서 픽셀 구조의 작동 과정은 위에서 설명되었으며 여기에서는 반복되지 않는다.

본 발명의 실시예는 복수의 픽셀 구조를 포함하는 표시 장치를 더 제공하고, 상기 픽셀 구조는 전술한 실시예에서 설명된 픽셀 구조를 채택한다.

본 발명의 실시예에서 제공하는 디스플레이 장치는 전자종이, LED 패널, 휴대폰, 태블릿 컴퓨터, TV, 모니터, 노트북, 디지털 포토 프레임, 네비게이터 등과 같이 디스플레이 기능이 있는 모든 제품 또는 부품일 수 있다.

도 6은 본 발명의 일 실시예에 따른 표시 장치의 픽셀 구조의 배열을 나타내는 개략도로서, 도 6에 도시된 바와 같이, 일부 실시예에서 복수의 픽셀 구조가 다중 행 및 다중 열로 배열될 수 있으며, 여기서, 동일한 열의 픽셀 구조에 있는 구동 칩(10)의 제1 입력 단자는 동일한 제1 제어 라인(VC1(1)/VC1(2))에 연결된다. 동일한 행의 픽셀 구조에 있는 구동 칩(10)의 제2 입력 단자는 동일한 제2 제어 라인(VC2(1)/VC2(2))에 연결된다. 각 픽셀 구조는 적색 발광 소자(20r), 녹색 발광 소자(20g) 및 청색 발광 소자(20b)를 포함한다. 동일한 행의 적색 발광 소자(20r)는 동일한 제1 전압 라인(V1_1)에 연결되고, 동일한 행의 녹색 발광 소자(20g)는 동일한 제1 전압 라인(V1_2)에 연결되며, 동일한 행의 청색 발광 소자(20b)는 동일한 제1 전압 라인(V1_3)에 연결된다.

픽셀 구조에서 발광 소자의 수는 다른 수일 수도 있음을 유의해야 한다. 예를 들어, 픽셀 구조는 2개의 적색 발광 소자(20r), 2개의 녹색 발광 소자(20g) 및 2개의 청색 발광 소자(20b)를 포함한다.

표시 장치는 표시 영역 이외에 위치하는 제어 회로를 더 포함할 수 있고, 제어 회로는 전술한 픽셀 구조의 구동 방법을 수행하도록 구성된다.

도 7은 본 발명의 실시예에 따른 표시 장치의 파워 온 단계 및 기준 클록 생성 단계에서의 타이밍도이고, 도 8은 본 발명의 실시예에 따른 표시 장치의 어드레스 기입 단계에서의 타이밍도이고, 도 9는 본 발명의 실시예에 따른 표시 장치의 초기화 단계, 어드레스 재기입 단계 및 표시 단계에서의 타이밍도이다. 도 7 내지 도 9에서는 제1 제어 라인(VC1(1))에 연결된 일 열의 픽셀 구조만을 예로 들어 상기 열의 픽셀 구조의 타이밍 시퀀스를 도시하였다.

도 7에 도시된 바와 같이, 파워 온 단계(t1)에서 모든 제2 제어 라인들(VC2(1) 내지 VC2(n))은 시작 신호를 수신하고, 구동 칩은 스타트업한다. 예를 들어, 상기 시작 신호는 1.5V의 전압 신호이다. 기준 클록 생성 단계(t2)에서, 제2 제어 라인(VC2(1)~VC2(n))의 전압은 파워 온 단계와 동일하게 유지되고, 제1 제어 라인(VC1(1))은 제3 디지털 클록 신호를 수신하여, 해당 열 픽셀 구조의 주파수 잠금 위상 잠금 회로가 제1 기준 클록 신호를 출력하도록 한다.

도 8에 도시된 바와 같이, 어드레스 기입 단계(t3)에서, 제1 제어 라인(VC1(1))은 해당 열 픽셀 구조의 각 픽셀 구조에 대응하는 제2 디지털 클록 신호를 수신하고, 각 제2 디지털 클록 신호는 기준 어드레스 데이터(예를 들어 도 8의 데이터 Ad1, 데이터 Ad2~데이터 Adn)를 운반한다. 제2 제어 라인들(VC2(1) 내지 VC2(n)) 각각은 어드레스 기입 신호들을 순차적으로 수신한다. 선택적으로, 상기 어드레스 기입 신호의 전압은 시작 신호의 전압보다 더 크며, 예를 들어 어드레스 기입 신호의 전압은 1.8V 또는 2.8V이다.

도 9에 도시된 바와 같이, 초기화 단계(t4)에서, 제2 제어 라인(VC2(1) 내지 VC2(n)) 각각의 전압은 파워 온 단계(t1)와 동일하게 유지되고, 제1 제어 라인(VC1(1))은 각 픽셀 구조에 대응하는 초기화 클록 신호를 수신하고, 초기화 클록 신호는 제2 어드레스 데이터와 초기화 데이터를 운반한다. 임의의 어느 픽셀 구조의 구동 칩에 있어서, 데이터 처리 회로는 기준 어드레스 데이터와 동일한 제2 어드레스 데이터에 대응하는 초기화 데이터를 저장한다.

표시 단계(t5)에서, 제2 제어 라인(VC2(1) 및 VC2(2)) 각각의 전압은 파워 온 단계에서와 동일하게 유지되고, 제1 제어 라인(VC1(1))은 각 픽셀 구조에 대응하는 제1 디지털 클록 신호를 수신하고, 상기 제1 디지털 클록 신호는 제1 어드레스 데이터와 발광 데이터를 운반한다. 임의의 어느 픽셀 구조의 구동 칩의 경우, 데이터 처리 회로는 기준 어드레스 데이터와 동일한 제1 어드레스 데이터에 대응하는 발광 데이터를 처리하여, 상기 발광 데이터에 따라 전류 제어 신호 및 펄스폭 제어 신호를 생성하고, 발광 소자가 발광하도록 제어한다.

첫 번째 어드레스 재기입 단계(t6)에서, 제1 제어 라인(VC1(1))은 기준 어드레스 데이터(Ad1)를 운반하는 제2 디지털 클록 신호를 수신한다. 제2 제어 라인(VC2(1))은 어드레스 기입 신호를 수신하여 해당 구동 칩이 기준 어드레스 데이터(Ad1)를 다시 저장하도록 한다.

그 후, 표시 단계(t5)가 계속되고, 두 번째 어드레스 재기입 단계(t6)에서 제1 제어 라인(VC1(1))은 제2 디지털 클록 신호를 수신하고, 상기 제2 디지털 클록 신호는 기준 어드레스 데이터(Ad2)를 운반한다. 제2 제어 라인(VC2(2))은 어드레스 기입 신호를 수신하여 해당 구동 칩이 기준 어드레스 데이터(Ad2)를 다시 저장하도록 한다. 유사하게, n번째 어드레스 재기입 단계(t6)에서, 제1 제어 라인(VC1(n))은 제2 디지털 클록 신호를 수신하고, 상기 제2 디지털 클록 신호는 기준 어드레스 데이터(Adn)를 운반한다. 제2 제어 라인(VC2(n))은 어드레스 기입 신호를 수신하여 해당 구동 칩이 기준 어드레스 데이터(Adn)를 다시 저장하도록 한다.

표시 단계와 어드레스 재기입 단계의 순서는 다른 방식으로도 설정할 수 있음을 유의해야 한다. 예를 들어, 첫 번째 어드레스 재기입 단계는 첫 번째 표시 단계 전에 위치하고 두 번째 어드레스 재기입 단계는 두 번째 표시 단계전에 위치하는 등등이다. 또는, 어드레스 재기입 단계의 동작은 복수의 표시 단계가 경과할 때마다 수행된다.

본 발명의 실시예에서, 픽셀 구조의 구동 칩은 발광 소자가 능동 구동 방식으로 발광하도록 구동할 수 있으며, 이는 표시 장치의 해상도를 향상시키고 구동 전력 소모를 줄이는 데 도움이 될 수 있다.

위의 실시예들은 본 발명의 원리를 설명하기 위해 채택된 예시적인 실시예들일 뿐, 본 발명이 이에 한정되는 것은 아님을 이해해야 한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 취지 및 본질을 벗어나지 않는 범위에서 다양한 수정 및 개량이 가능하며, 이러한 수정 및 개량도 본 발명의 보호범위로 간주된다.

Claims (13)

1. 제1 전극이 각자에 대응하는 제1 전압 라인에 연결되는 적어도 하나의 발광 소자; 및
   제 1 입력 단자는 제 1 제어 라인에 연결되고 출력 단자는 상기 발광 소자의 제 2 극에 연결되는 구동 칩을 포함하고,
   상기 구동 칩은,
   표시 단계에서 상기 제1 제어 라인 상의 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 구성된 수신 회로;
   상기 표시 단계 이전에 상기 구동 칩에 할당된 기준 어드레스 데이터를 저장하도록 구성된 어드레스 저장 회로;
   상기 제1 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우, 상기 발광 데이터에 따라 상기 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하도록 구성된 데이터 처리 회로;
   상기 전류 제어 신호에 따라 구동 전류를 출력하도록 구성된 전류 출력 회로; 및
   상기 각 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고, 상기 펄스폭 변조 신호가 유효 레벨 상태일 때, 해당 발광 소자의 구동 전류를 상기 구동 칩의 출력 단자로 전송하도록 구성된 게이팅 회로를 포함하는
   것을 특징으로 하는 픽셀 구조.
2. 제1항에 있어서,
   상기 구동 칩의 제2 입력 단자는 제2 제어 라인에 연결되고, 상기 구동 칩의 제3 입력 단자는 제2 전압 라인에 연결되고,
   상기 수신 회로는 또한 상기 표시 단계 이전의 어드레스 기입 단계에서 상기 제1 제어 라인 상의 제2 디지털 클록 신호를 디코딩하여 상기 기준 어드레스 데이터를 획득하도록 구성되고,
   상기 어드레스 저장 회로는 또한 상기 어드레스 기입 단계에서 상기 제2 제어 라인 상의 어드레스 기입 신호의 제어에 응답하여 상기 기준 어드레스 데이터를 저장하도록 구성된
   것을 특징으로 하는 픽셀 구조.
3. 제2항에 있어서,
   상기 구동 칩은,
   상기 어드레스 기입 단계 이전의 기준 클록 생성 단계에서, 상기 제 1 제어 라인 상의 제3 디지털 클록 신호에 따라 기준 클록 신호를 생성하고, 상기 기준 클록 생성 단계 이후에 듀티 비율이 고정된 상기 기준 클록 신호를 지속적으로 출력하도록 구성된 주파수 잠금 위상 잠금 회로를 더 포함하며,
   상기 수신 회로는 상기 제2 디지털 클록 신호와 상기 기준 클록 신호의 듀티 비율 간의 차이에 따라 상기 제2 디지털 클록 신호를 디코딩하도록 구성되고, 및/또는 상기 제1 디지털 클록 신호와 상기 기준 클록 신호의 듀티 비율의 차이에 따라 상기 제1 디지털 클록 신호를 디코딩하도록 구성된
   것을 특징으로 하는 픽셀 구조.
4. 제2항에 있어서,
   상기 구동 칩은,
   상기 구동 칩의 제2 입력 단자에 의해 수신된 신호에 대해 전압 조정을 수행하고, 조정 후의 전압을 상기 데이터 처리 회로로 전송하도록 구성된 전압 조정 회로를 더 포함하는
   것을 특징으로 하는 픽셀 구조.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 수신 회로는 또한 상기 표시 단계 이전의 초기화 단계에서 상기 제1 제어 라인 상의 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하도록 구성되고,
   상기 데이터 처리 회로는 또한 상기 제2 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우 대응하는 초기화 데이터를 저장하도록 구성된
   것을 특징으로 하는 픽셀 구조.
6. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 픽셀 구조는 복수의 발광 소자를 포함하고, 상기 전류 출력 회로는 복수의 전류 출력 서브 회로를 포함하고, 상기 전류 출력 서브 회로는 상기 발광 소자에 일대일로 대응하고, 상기 전류 출력 서브 회로는 대응하는 발광 소자의 전류 제어 신호에 따라 상기 구동 전류를 생성하도록 구성된
   것을 특징으로 하는 픽셀 구조.
7. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 발광 소자는 발광 다이오드인
   것을 특징으로 하는 픽셀 구조.
8. 제1항 내지 제7항 중 어느 한 항에 기재된 픽셀 구조의 구동 방법으로서,
   표시 단계에서, 상기 각 발광 소자에 연결된 제1 전압 라인에 제1 전압 신호를 순차적으로 제공하고 상기 제1 제어 라인에 제1 디지털 클록 신호를 제공하여, 상기 수신 회로가 상기 제1 디지털 클록 신호를 디코딩하여 제1 어드레스 데이터 및 발광 데이터를 획득하도록 하고, 상기 제1 어드레스 데이터가 상기 기준 어드레스 데이터와 동일한 경우, 상기 데이터 처리 회로가 상기 발광 데이터에 따라 상기 각 발광 소자에 대응하는 펄스폭 변조 신호 및 전류 제어 신호를 출력하고, 상기 전류 출력 회로가 상기 전류 제어 신호에 따라 구동 전류를 출력하고, 상기 게이팅 회로가 상기 각 발광 소자에 대응하는 펄스폭 변조 신호를 순차적으로 수신하고 상기 펄스폭 변조 신호가 유효 레벨 상태일 때 대응하는 발광 소자의 구동 전류를 상기 구동 칩의 출력 단자로 전송하는 것을 포함하는
   것을 특징으로 하는 구동 방법.
9. 제8항에 있어서,
   상기 픽셀 구조는 제2항에 따른 픽셀 구조이고, 상기 구동 방법은,
   상기 표시 단계 이전의 어드레스 기입 단계에서, 상기 제1 제어 라인에 제2 디지털 클록 신호를 제공하고, 상기 제2 제어 라인에 어드레스 기입 신호를 제공하여, 상기 수신 회로가 제2 디지털 클록 신호를 디코딩하여 기준 어드레스 데이터를 획득하도록 하고, 상기 어드레스 저장 회로가 상기 기준 어드레스 데이터를 저장하는 것을 더 포함하는
   것을 특징으로 하는 구동 방법.
10. 제8항에 있어서,
    상기 픽셀 구조는 제3항에 따른 픽셀 구조이고, 상기 구동 방법은,
    상기 어드레스 기입 단계 이전의 기준 클록 생성 단계에서, 상기 제1 제어 라인에 제3 디지털 클록 신호를 제공하여, 상기 주파수 잠금 위상 잠금 회로가 상기 제3 디지털 클록 신호에 따라 기준 클록 신호를 생성하도록 하는 것을 더 포함하는
    것을 특징으로 하는 구동 방법.
11. 제8항에 있어서, 상기 구동 방법은,
    상기 표시 단계 이전의 초기화 단계에서, 상기 제1 제어 라인에 초기화 클록 신호를 제공하여 상기 수신 회로가 상기 초기화 클록 신호를 디코딩하여 제2 어드레스 데이터 및 초기화 데이터를 획득하도록 하고, 상기 제2 어드레스 데이터와 상기 기준 어드레스 데이터가 동일한 경우, 상기 데이터 처리 회로가 상기 초기화 데이터를 저장하는 것을 더 포함하는
    것을 특징으로 하는 구동 방법.
12. 제9항에 있어서,
    상기 구동 방법은,
    어드레스 재기입 단계에서, 상기 제1 제어 라인에 상기 제2 디지털 클록 신호를 다시 제공하고, 상기 제2 제어 라인에 상기 어드레스 기입 신호를 다시 제공하여, 상기 수신 회로가 상기 제2 디지털 클록 신호를 디코딩하여 상기 기준 어드레스 데이터를 다시 획득하도록 하고, 상기 기준 어드레스 데이터를 상기 어드레스 저장 회로에 다시 저장하는 것을 더 포함하는
    것을 특징으로 하는 구동 방법.
13. 복수의 픽셀 구조를 포함하고, 상기 픽셀 구조는 제1항 내지 제7항 중 어느 한 항의 픽셀 구조를 이용하고, 상기 복수의 픽셀 구조가 복수의 행 및 복수의 열로 배열되고, 동일한 열의 상기 픽셀 구조는 동일한 상기 제1 제어 라인에 연결되는
    것을 특징으로 하는 표시 장치.

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