JP2023072053A - サブピクセル回路、ならびにそれを有する表示システムおよび電子機器 - Google Patents
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Abstract
Description
本発明は、サブピクセル回路、ならびにそれを有するディスプレイおよび電子機器に関する。
現代の平面表示装置は一般に、発光ダイオードまたはその変形のマトリックスアレイを採用している。表示装置の性能は、多くの要因に依存する。その要因の1つは、ピクセル回路の実装である。図1Aは、関連する発光ダイオード120を駆動するための従来のサブピクセル回路110を示す。サブピクセル回路は、5つのトランジスタと2つのコンデンサ(すなわち5T2C実装)を含む。
図1Bは、グラフィックス処理ユニット(GPU)210と、行ドライバ220、列ドライバ230、表示パネル240および複数のデジタル/アナログ変換器(DAC)250を含む従来の表示システムとを含む電子機器200の回路ブロック図を示す。表示パネル240は、各々が3つのサブピクセル回路110および関連するそれぞれの色の発光素子120を含むピクセル素子241のマトリックスアレイを含む。
電子機器200の動作は、大部分がアナログである。具体的には、GPU210により生成されたデジタルデータは、DAC250によりアナログデータに変換され、その後、サブピクセル素子240を駆動して発光させる。このような構成には、多くの欠点がある。
1つの欠点は、結果として生じる輝度の不均一性に関する。各ピクセル素子の駆動トランジスタはその飽和領域でバイアスされているため、各LEDの駆動電流は、駆動トランジスタのゲートでの駆動電圧の変動に非常に敏感である。駆動電圧のわずかな変動は、駆動電流の対応する変動を引き起こすのに十分であり得、輝度誤差という結果になり得る。この現象は、より高い解像度または画素密度の表示装置において特に顕著であり、アナログデータラインに沿った駆動電圧(すなわち駆動電流と抵抗の積)の低下は、例えば、最初のピクセルと最後のピクセルとの間に著しい輝度の不一致を引き起こし得、不均一な輝度を引き起こし得る。結果として生じる輝度は、駆動電圧の変動に敏感であることに加えて、温度変動にも敏感であることが知られている。
前記の不均一性の問題を補償するために、各ピクセル素子について補償回路が用意されている(図1A参照)。しかし、補償回路は、表示システムの制御動作を複雑にし、実現可能な最高の画素密度および/または開口率を低下させる可能性がある。
別の欠点は、電力消費に関する。駆動トランジスタは、通常、インピーダンスが大きなその飽和領域でバイアスされている。さらに、列ラインのDAC250は相当量の電力を消費する。
2009年1月にパデュー大学により発行されたJangらによる「変調を用いる8b
QVGA AMOLEDディスプレイのデジタル駆動技術」というタイトルの文書は、2つのトランジスタと1つのコンデンサを含むサブピクセルドライバを開示している。サブピクセルドライバは、デルタ-シグマ変調を用いて生成されたデジタル制御信号を受信する。しかし、デルタ-シグマ変調を使用すると、画素レベルでデータ信号を保持するためのコンデンサを採用しなければならなくなり、回路が複雑になり、ハードウェアが集中し過ぎる。
QVGA AMOLEDディスプレイのデジタル駆動技術」というタイトルの文書は、2つのトランジスタと1つのコンデンサを含むサブピクセルドライバを開示している。サブピクセルドライバは、デルタ-シグマ変調を用いて生成されたデジタル制御信号を受信する。しかし、デルタ-シグマ変調を使用すると、画素レベルでデータ信号を保持するためのコンデンサを採用しなければならなくなり、回路が複雑になり、ハードウェアが集中し過ぎる。
Jangら著、「変調を用いる8b QVGA AMOLEDディスプレイのデジタル駆動技術」、パデュー大学、2009年1月
先行技術の欠点の少なくとも1つに対処するサブピクセル回路を提供すること、および/または公衆に有用な選択肢を提供することが望ましい。
一態様によれば、デジタル周期信号に応答して、デジタルデータ信号に関連するデジタル制御信号を提供する第1のスイッチングデバイス(switching device)と、関連する発光素子を駆動する制御信号に応答する第2のスイッチングデバイスとが提供される。前記デジタル周期信号が各フレーム周期内の2N+1タイムスロット(Nは所定の整数)を定
義し、デジタルデータ信号が2N+1タイムスロットうちの所定の1つにおいて所定値を
有する。
義し、デジタルデータ信号が2N+1タイムスロットうちの所定の1つにおいて所定値を
有する。
記載した実施形態は特に有利である。回路は画素レベルでデジタル駆動されるため、アナログシステムに存在する非理想的影響をほとんど受けず、それによって表示パネル全体の輝度均一性が向上する。また、輝度均一性を補償するために画素レベルで補償回路を使用する必要がないかもしれず、より高い画素密度とより高い開口率が比較的容易に実現される。特定の実施例では、第1および第2のスイッチングデバイスは、スイッチングデバイスとしてデジタル動作するトランジスタであり得るため、DACは必要とされない。さらに、消費電力には、フロントエンドのデジタル信号処理における動的電力損失および画素レベルでの静的駆動電力損失のみが含まれる。そのため、消費電力はアナログ駆動の表示システムに比べて大幅に削減される。
好ましくは、所定のタイムスロットは、最初および最後のタイムスロットのうちの1つであり得る。第1のスイッチングデバイスは、デジタルデータ信号を受信するように適合された第1の端子と、デジタル制御信号を提供するための第2の端子と、デジタル周期デジタル信号を受信するように適合された制御端子とを含み得る。そして
第2のスイッチングデバイスは、供給電圧を受け取るように適合された第1の端子と、発光素子に電気的に接続されるように適合された第2の端子と、第1のスイッチングデバイスの第2の端子に電気的に接続された制御端子とを含み得る。
第2のスイッチングデバイスは、供給電圧を受け取るように適合された第1の端子と、発光素子に電気的に接続されるように適合された第2の端子と、第1のスイッチングデバイスの第2の端子に電気的に接続された制御端子とを含み得る。
特定の実施形態では、好ましくは、サブピクセル回路は、スイッチングデバイス間に電気的に接続された容量素子を含まなくてもよい。なお一層とりわけ、サブピクセル回路は何の容量素子も有しなくもよい。
好ましくは、各スイッチングデバイスは、トランジスタを含み得る。より好ましくは、各スイッチングデバイスは、その線形領域で通常動作するように構成される。
サブピクセル回路は、表示システムの一部として実装されてもよく、表示システムは、複数の発光素子と、発光素子と動作的に関連する上記複数のサブピクセル回路と、サブピクセル回路と動作的に関連し、かつ第1の入力信号に応答してデジタルデータ信号を提供するコーダーユニットと、サブピクセル回路と動作的に関連し、かつ第2の入力信号に応答してデジタル周期信号を提供する選択ユニットとを含んでもよい。
表示システムの各第1および第2の入力信号は、デジタル入力信号であり得る。発光素子は、有機発光ダイオード(OLED)を含んでもよい。
表示システムは、電子機器の一部であってもよく、この点で、電子機器は、上記の表示システムと、コーダーユニットおよび選択ユニットと動作的に関連し、かつ第1および第2の入力信号を生成するように構成されているグラフィックス処理ユニットと、を含んでもよい。この点で、表示システムはOLEDディスプレイであり得る。
別の態様によれば、デジタル制御信号に応答して関連する発光素子を駆動する工程を含み、制御信号がデジタルデータ信号に関連するとともにデジタル周期信号に由来し、デジタル周期信号が各フレーム周期内の2N+1タイムスロット(Nは所定の整数)を定義し
、デジタルデータ信号が2N+1タイムスロットのうちの所定の1つにおいて所定値を有
する、サブピクセル回路の制御方法が提供される。
、デジタルデータ信号が2N+1タイムスロットのうちの所定の1つにおいて所定値を有
する、サブピクセル回路の制御方法が提供される。
好ましくは、所定のタイムスロットは、最初および最後のタイムスロットのうちの1つであり得る。
別の態様によれば、デジタル周期信号に応答してデジタルデータ信号に関連するデジタル制御信号を提供する第1トランジスタと、制御信号に応答して関連する発光素子を駆動する第2トランジスタとを備え、第1のトランジスタと第2のトランジスタとの間に電気的に接続された容量素子を有しないサブピクセル回路が提供される。とりわけ、サブピクセル回路は、容量素子を含まなくてもよい。
一態様に関連する特徴は、他の態様に適用可能であることが想定される。
以下、添付の図面を参照して実施例を説明するが、図面では、同様の部分は同様の参照番号により示されている。
従来のサブピクセル回路の回路図を示す。
図1Aに示した従来のサブピクセル回路のアレイを採用する電子機器の回路ブロック図を示す。
本発明の実施例によるサブピクセル回路の回路図を示す。
図2Aに示したサブピクセル回路のアレイを採用する電子機器の回路ブロック図を示す。
図2Aのサブピクセル回路のタイミング図を示す。
図2Bの電子機器のピクセル素子のタイミング図を示す。
図2Aを参照すると、本発明の実施例によるサブピクセル回路310(破線により示す)は、第1のスイッチ311の形態の第1のスイッチングデバイス(switching device)311と、第2のスイッチ312の形態の第2のスイッチングデバイス312とを含む。スイッチングデバイス311、312は、他の実施形態では、任意の他の能動素子および/または受動素子、および/またはそれ以上のスイッチによって実装され得ることに留意されたい。
ゲーティングスイッチとして機能する第1のスイッチ311は、デジタル周期信号VP
に応答して、デジタルデータ信号VDに関連するデジタル制御信号VCを提供する。この実施形態では、信号VC、VD、VPは、各々2つの論理状態、すなわち「1」(オン)およ
び「0」(オフ)を有するバイナリ信号である。デジタル周期信号VPは、各フレーム周
期内の2N+1タイムスロット(ここでNは所定の整数である)を定義する。デジタル制
御信号VCは、2N+1タイムスロットうちの所定の1つにおいて所定値を有する。
に応答して、デジタルデータ信号VDに関連するデジタル制御信号VCを提供する。この実施形態では、信号VC、VD、VPは、各々2つの論理状態、すなわち「1」(オン)およ
び「0」(オフ)を有するバイナリ信号である。デジタル周期信号VPは、各フレーム周
期内の2N+1タイムスロット(ここでNは所定の整数である)を定義する。デジタル制
御信号VCは、2N+1タイムスロットうちの所定の1つにおいて所定値を有する。
特に、第1のスイッチ311は、デジタルデータ信号VDを受信する第1の端子311
aと、デジタル制御信号VCを提供する第2の端子311bと、デジタル周期信号VPを受信する制御端子311cとを含む。したがって、第1のスイッチ311は、デジタル周期信号VCに基づいてデジタルデータ信号VDからデジタル制御信号VCを提供する。
aと、デジタル制御信号VCを提供する第2の端子311bと、デジタル周期信号VPを受信する制御端子311cとを含む。したがって、第1のスイッチ311は、デジタル周期信号VCに基づいてデジタルデータ信号VDからデジタル制御信号VCを提供する。
駆動スイッチとして機能する第2のスイッチ312は、第1のスイッチ311により提供されるデジタル制御信号VCに応答して、関連する発光素子320を駆動する。特に、
第2のスイッチ312は、供給電圧VDDを受け取る第1の端子312aと、発光素子320に電気的に接続された第2の端子312bと、第1のスイッチ311からデジタル制御信号VCを受信するための第1のスイッチ311の第2の端子311bに電気的に接続
された制御端子312cとを含む。
第2のスイッチ312は、供給電圧VDDを受け取る第1の端子312aと、発光素子320に電気的に接続された第2の端子312bと、第1のスイッチ311からデジタル制御信号VCを受信するための第1のスイッチ311の第2の端子311bに電気的に接続
された制御端子312cとを含む。
この実施形態における発光素子320は、駆動電流ILEDが流れる発光ダイオード(L
ED)である。具体的には、第2のスイッチ312が閉じて、受信したデジタル制御信号VCに基づいて、供給電圧VDDが発光素子320を貫通することができ、駆動電流ILEDが発光素子320を流れるという結果になる。
ED)である。具体的には、第2のスイッチ312が閉じて、受信したデジタル制御信号VCに基づいて、供給電圧VDDが発光素子320を貫通することができ、駆動電流ILEDが発光素子320を流れるという結果になる。
サブピクセル回路310および関連する発光素子320は、一緒にサブピクセルを形成する。この実施形態では、サブピクセル回路が容量素子を含まないことが注目に値する。
この実施例では、各スイッチ311、312は、金属酸化物半導体電界効果トランジスタ(MOSFET)トランジスタを含み、その線形領域で動作する。他の実施形態では、各スイッチ311、312は、バイポーラ接合トランジスタまたは窒化ガリウム電力スイッチなど、任意の他のタイプの適切なトランジスタなどを含むことができることを理解されたい。
図3は、デジタル周期信号VP、デジタルデータ信号VD、および駆動電流ILEDのタイ
ミング図の実施例を示す。デジタル周期信号は、50%のデューティサイクルを有する2つの論理状態間で発振または交互に繰り返すように示されている。デジタル周期信号VP
の周期的性質により、デジタル制御信号VCは、デジタルデータ信号VDのそれと同様の信号波形を有する。デジタルデータ信号VDおよび対応するデジタル制御信号VCは、それぞれ高電圧および低電圧により表される「0」(オフ)および「1」(オン)の一連のバイナリコードを表す。
ミング図の実施例を示す。デジタル周期信号は、50%のデューティサイクルを有する2つの論理状態間で発振または交互に繰り返すように示されている。デジタル周期信号VP
の周期的性質により、デジタル制御信号VCは、デジタルデータ信号VDのそれと同様の信号波形を有する。デジタルデータ信号VDおよび対応するデジタル制御信号VCは、それぞれ高電圧および低電圧により表される「0」(オフ)および「1」(オン)の一連のバイナリコードを表す。
この実施形態では、デジタル周期信号VPが、各フレーム周期において28+1(すなわち257)のタイムスロットを有するように、Nは、8(すなわち8ビットグレースケール制御)である。このような構成では、サブピクセル回路310は、サブピクセル回路310により受信されたデジタルデータ信号VDに基づいて発光素子320を制御するため
に、各フレーム周期中に257回動作またはスキャンされる。所定のタイムスロットは、この実施形態では、257タイムスロットのうちの最後の1つであり、他の実施形態では、257タイムスロットのうちの最初の1つであってもよい。デジタルデータ信号VD、
したがってデジタル制御信号VCは、所定のタイムスロットで「0」(オフ)の所定の論
理状態を有する。このような構成により、各フレーム周期の所定のタイムスロットにおいて信号VD、VCが「1」から「0」に遷移し、サブピクセル回路310がリセットされ、発光素子320が減光されることが保証される。このように、「0」から「1」への論理状態遷移が、最初の256タイムスロットのうちのいずれか1つの間に発生する場合、「1」から「0」への2番目の論理状態遷移は、最後の(すなわち257番目の)タイムスロットで発生し、次のフレーム周期のためのサブピクセル回路310をリセットする。す
なわち、デジタルデータ信号VDがそのフレーム周期のための非ゼロのグレースケールま
たは輝度値を表すフレーム周期中に2つの論理状態遷移が発生する。
に、各フレーム周期中に257回動作またはスキャンされる。所定のタイムスロットは、この実施形態では、257タイムスロットのうちの最後の1つであり、他の実施形態では、257タイムスロットのうちの最初の1つであってもよい。デジタルデータ信号VD、
したがってデジタル制御信号VCは、所定のタイムスロットで「0」(オフ)の所定の論
理状態を有する。このような構成により、各フレーム周期の所定のタイムスロットにおいて信号VD、VCが「1」から「0」に遷移し、サブピクセル回路310がリセットされ、発光素子320が減光されることが保証される。このように、「0」から「1」への論理状態遷移が、最初の256タイムスロットのうちのいずれか1つの間に発生する場合、「1」から「0」への2番目の論理状態遷移は、最後の(すなわち257番目の)タイムスロットで発生し、次のフレーム周期のためのサブピクセル回路310をリセットする。す
なわち、デジタルデータ信号VDがそのフレーム周期のための非ゼロのグレースケールま
たは輝度値を表すフレーム周期中に2つの論理状態遷移が発生する。
タイミング図での駆動電流ILEDの信号表現は、データ信号VDのそれと同様である。影付き領域は、駆動電流ILEDの信号表現で示されている。影付き領域は、フレーム周期中
に発光素子320により放射された光の平均または全体の輝度レベルを表す。影付き領域は、フレーム周期内の、デジタルデータ信号VDの論理状態が「1」(オン)になるタイ
ムスロットの数に比例する。
に発光素子320により放射された光の平均または全体の輝度レベルを表す。影付き領域は、フレーム周期内の、デジタルデータ信号VDの論理状態が「1」(オン)になるタイ
ムスロットの数に比例する。
図2Bは、グラフィックス処理ユニット410(GPU)および表示システムを含む電子機器400を開示している。表示システムは、選択ユニット420と、コーダーユニット430と、表示パネル440とを含む。
GPU410は、この実施形態では、デジタル信号であり、他の実施形態では、アナログ信号であり得る第1および第2の入力信号を生成するように構成されている。コーダーユニット430は、第1の入力信号に応答して、表示パネル440に提供するためのそれぞれの色に対応する複数のデジタルデータ信号VD1からVD3を生成する。選択ユニット420は、第2の入力信号に応答して、デジタルデータ信号VD1からVD3と関連して表示パネル440に提供するための複数のデジタル周期信号VP1、Vp2を生成する。この実施形態のコーダーユニット430は、フリップフロップおよび組合せ論理などのデジタル素子を含むデジタル回路を具現化する。先行技術のDACとは対照的に、コーダーユニット430は、より低い消費電力であり、ゼロまたは低い静的電力を消費し、比較的低い動的電力を使用する。
表示パネル440は、行および列のマトリックスに配置されたピクセル素子341のアレイを含む有機発光ダイオード(OLED)パネルである。各ピクセル素子341は、それぞれ赤、緑および青に対応する3つのサブピクセル素子310からなる。ピクセル素子341の各行は、デジタル周期信号Vp1、Vp2のうちの対応する1つを順次受信する。各サブピクセル素子310は、図2Aに示す構成を有し、上記のサブピクセル回路310と対応する色の発光素子320とを含み、デジタル周期信号Vp1、Vp2の対応する1つによる受信または起動時にデジタルデータ信号VD1からVD3の対応する1つを受信する。
図4は、フレーム周期中の第1行のピクセル素子341のうちの1つのタイミング図を示す。ピクセル素子341のうちの前記1つの各サブピクセル回路310は、周期的デジタル信号VP1およびデジタルデータ信号VD1からVD3の対応する1つを受信し、対応する発光素子320を駆動して、上記方法で、それぞれのグレースケールまたは輝度レベルでそれぞれの色の光を放射する。したがって、ピクセル素子441のうちの前記1つにより放射された光は、それぞれ、より高い、より低い、および中間の全体の輝度レベルで、赤、緑、および青の成分を有する。
適切な既存のサブピクセル回路は、デジタル制御信号に応答して関連する発光素子を駆動する工程を含む、本発明の実施形態による制御方法を実行するように構成することができる。この制御信号は、デジタルデータ信号に関連し、デジタル周期信号に由来する。このデジタル周期信号は、各フレーム周期内の2N+1タイムスロット(Nは所定の整数)
を定義する。このデジタルデータ信号は、2N+1タイムスロットのうちの所定の1つに
おいて所定値を有する。既存のサブピクセル回路の動作は、図1から図4に関連して上記のサブピクセル回路のそれと同様であり、簡潔のためにここでは説明しない。
を定義する。このデジタルデータ信号は、2N+1タイムスロットのうちの所定の1つに
おいて所定値を有する。既存のサブピクセル回路の動作は、図1から図4に関連して上記のサブピクセル回路のそれと同様であり、簡潔のためにここでは説明しない。
本発明のサブピクセル回路310および表示システムには、多くの利点がある。まず、システムは、システムレベルでも画素レベルでもデジタル駆動されるため、システムは、
アナログシステムに存在するワイヤ抵抗による電圧降下、プロセスや温度によるトランジスタの変動など、非理想的影響をほとんど受けず、それによって、表示パネル全体の輝度均一性が向上する。第二に、輝度均一性を補償するために画素レベルで補償回路が必要ではないため、より高い画素密度と、より高い開口率を比較的容易に実現できる。第三に、すべてのトランジスタがスイッチとしてデジタル動作するため、DACは不要である。また、DAC(「消費電力が大きい」)がなく、かつ、低インピーダンス(各ピクセルを駆動するトランジスタが線形領域でバイアスされるため)であることにより、超低消費電力を実現できる。さらに、消費電力には、フロントエンドのデジタル信号処理における動的電力損失および画素レベルでの静的駆動電力損失のみが含まれる。そのため、消費電力はアナログ駆動表示システムに比べて大幅に削減される。
アナログシステムに存在するワイヤ抵抗による電圧降下、プロセスや温度によるトランジスタの変動など、非理想的影響をほとんど受けず、それによって、表示パネル全体の輝度均一性が向上する。第二に、輝度均一性を補償するために画素レベルで補償回路が必要ではないため、より高い画素密度と、より高い開口率を比較的容易に実現できる。第三に、すべてのトランジスタがスイッチとしてデジタル動作するため、DACは不要である。また、DAC(「消費電力が大きい」)がなく、かつ、低インピーダンス(各ピクセルを駆動するトランジスタが線形領域でバイアスされるため)であることにより、超低消費電力を実現できる。さらに、消費電力には、フロントエンドのデジタル信号処理における動的電力損失および画素レベルでの静的駆動電力損失のみが含まれる。そのため、消費電力はアナログ駆動表示システムに比べて大幅に削減される。
本発明を十分に説明してきたが、特許請求の範囲から逸脱することなく多くの変更をこれに加えることができることは当業者には明らかとなるはずである。
Claims (16)
- デジタル周期信号に応答して、デジタルデータ信号に関連するデジタル制御信号を提供する第1のスイッチングデバイスと、
前記制御信号に応答して、関連する発光素子を駆動する第2のスイッチングデバイスと、を備え、
前記デジタル周期信号が各フレーム周期内の2N+1タイムスロット(Nは所定の整数
)を定義し、前記デジタルデータ信号が2N+1タイムスロットのうちの所定の1つにお
いて所定値を有する、サブピクセル回路。 - 前記所定のタイムスロットが、最初および最後のタイムスロットのうちの1つである、請求項1に記載のサブピクセル回路。
- 前記第1のスイッチングデバイスが、前記デジタルデータ信号を受信するように適合された第1の端子と、前記デジタル制御信号を提供するための第2の端子と、前記デジタル周期デジタル信号を受信するように適合された制御端子とを含み、かつ
前記第2のスイッチングデバイスが、供給電圧を受け取るように適合された第1の端子と、発光素子に電気的に接続されるように適合された第2の端子と、前記第1のスイッチングデバイスの前記第2の端子に電気的に接続された制御端子とを含む、請求項1または2に記載のサブピクセル回路。 - 前記スイッチングデバイス間に電気的に接続された容量素子を含まない、請求項1から3のいずれか一項に記載のサブピクセル回路。
- 容量素子を含まない、請求項4に記載のサブピクセル回路。
- 各前記スイッチングデバイスがトランジスタを含む、請求項1から5のいずれか一項に記載のサブピクセル回路。
- 各前記スイッチングデバイスが、その線形領域で通常動作するように構成されている、請求項6に記載のサブピクセル回路。
- 複数の発光素子と、
前記発光素子と動作的に関連する請求項1から7のいずれか一項に記載の複数のサブピクセル回路と、
前記サブピクセル回路と動作的に関連し、第1の入力信号に応答して前記デジタルデータ信号を提供するコーダーユニットと、
前記サブピクセル回路と動作的に関連し、第2の入力信号に応答して前記デジタル周期信号を提供する選択ユニットと、
を備える、表示システム。 - 各前記第1および第2の入力信号がデジタル入力信号である、請求項8に記載の表示システム。
- 前記発光素子が有機発光ダイオード(OLED)を含む、請求項8または9に記載の表示システム。
- 請求項8から10のいずれか一項に記載の表示システムと、
前記コーダーユニットおよび前記選択ユニットと動作的に関連し、前記第1および第2の入力信号を生成するように構成されているグラフィック処理ユニットと、
を含む 電子機器。 - 前記表示システムがOLEDディスプレイである、請求項11に記載の電子機器。
- デジタル制御信号に応答して関連する発光素子を駆動する工程を含み、前記制御信号がデジタルデータ信号に関連するとともにデジタル周期信号に由来し、前記デジタル周期信号が各フレーム周期内の2N+1タイムスロット(Nは所定の整数)を定義し、前記デジ
タルデータ信号が2N+1タイムスロットのうちの所定の1つにおいて所定値を有する、
サブピクセル回路の制御方法。 - 前記所定のタイムスロットが、最初および最後のタイムスロットのうちの1つである、請求項13に記載の制御方法。
- デジタル周期信号に応答してデジタルデータ信号に関連するデジタル制御信号を提供する第1のトランジスタと、制御信号に応答して関連する発光素子を駆動する第2のトランジスタとを含み、前記第1のトランジスタと第2のトランジスタと間に容量素子が電気的に接続されていないサブピクセル回路。
- 容量素子を含んでいない、請求項15に記載のサブピクセル回路。
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