KR20150104099A - 표시 패널, 화소 칩, 및 전자 기기 - Google Patents

표시 패널, 화소 칩, 및 전자 기기 Download PDF

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토시유키 미야우치
요스케 우에노
요시후미 미야지마
마사유키 핫토리
카즈쿠니 타카노하시
하루오 토가시
타모츠 이케다
히이즈 오오토리이
사치야 타나카
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Abstract

표시 패널에서, 각각이, 제1의 데이터 입력 단자(PDIN)와, 제1의 데이터 출력 단자(PDOUT)와, 상기 제1의 데이터 입력 단자(PDIN)에 입력된 제1의 데이터(PD)에 의거하여 표시를 행하는 표시 소자(48)와, 상기 제1의 데이터 입력 단자(PDIN)로부터 상기 제1의 데이터 출력 단자(PDOUT)에의 신호 경로상에 마련된 제1의 파형 정형부(42, 44)을 갖는 복수의 제1의 단위 화소(Pix)를 구비한다.

Description

표시 패널, 화소 칩, 및 전자 기기{DISPLAY PANEL, PIXEL CHIP, AND ELECTRONIC APPARATUS}
본 개시는, 화상을 표시하는 표시 패널, 그와 같은 표시 패널에 사용되는 화소 칩, 및 그와 같은 표시 패널을 구비하는 전자 기기에 관한 것이다.
근래, 화상 표시를 행하는 표시 장치의 분야에서는, 발광 소자로서, 흐르는 전류치에 응하여 발광 휘도가 변화하는 전류 구동형의 광학 소자, 예를 들면 유기 EL(Electro Luminescence) 소자를 이용한 표시 장치(유기 EL 표시 장치)가 개발되고, 상품화가 진행되고 있다. 유기 EL 소자는, 액정 소자 등과 달리 자발광 소자이고, 광원(백라이트)이 필요 없다. 그 때문에, 유기 EL 표시 장치는, 광원을 필요로 하는 액정 표시 장치에 비하여 화상의 시인성이 높고, 소비 전력이 낮고, 또한 소자의 응답 속도가 빠른 등의 특징을 갖는다. 이와 같은 유기 EL 표시 장치는, 종종, 중형(中型)이나 소형의 표시 장치에 채용되고 있다.
예를 들면, 특허 문헌 1에는, 각 화소에 박막 트랜지스터(TFT)를 마련하고, 화소마다 유기 EL 소자의 발광을 제어하는, 이른바 액티브 매트릭스형의 표시 장치가 개시되어 있다. 이 표시 장치는, 수평 방향으로 연신하는 복수의 게이트선과, 수직 방향으로 연신하는 복수의 데이터선을 가지며, 각 화소가, 게이트선과 데이터선과의 교점 부근에 마련되어 있다. 그리고, 게이트선의 신호에 의거하여 화소가 라인마다 선택되고, 그 선택된 화소에 아날로그의 화소 전압이 기록되도록 되어 있다.
특허 문헌 1 : 일본국 특개2012-32828호 공보
그런데, 표시 장치에서는, 일반적으로 화질이 높은 것이 요망된다. 구체적으로는, 예를 들면, 종종 고정밀한 표시 장치나, 대화면의 표시 장치가 요망된다. 또한, 프레임 레이트가 높은 표시 장치가 기대되는 경우도 있다.
따라서 화질을 높일 수 있는 표시 패널, 화소 칩, 및 전자 기기를 제공하는 것이 바람직하다.
본 개시의 한 실시 형태에서의 표시 패널은, 복수의 제1의 단위 화소를 구비하고 있다. 복수의 제1의 단위 화소는, 각각이, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 제1의 데이터 입력 단자에 입력된 제1의 데이터에 의거하여 표시를 행하는 표시 소자와, 제1의 데이터 입력 단자로부터 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부(整形部)를 갖는 것이다.
본 개시의 한 실시 형태에서의 화소 칩은, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 제1의 파형 정형부를 구비하고 있다. 제1의 파형 정형부는, 제1의 데이터 입력 단자로부터 제1의 데이터 출력 단자에의 신호 경로상에 마련된 것이다.
본 개시의 한 실시 형태에서의 전자 기기는, 상기 표시 패널을 구비한 것이고, 예를 들면, 텔레비전 장치, 디지털 카메라, 퍼스널 컴퓨터, 비디오 카메라 또는 휴대 전화 등의 휴대 단말 장치 등이 해당한다.
본 개시의 한 실시 형태에서의 표시 패널, 화소 칩, 및 전자 기기에서는, 각 제1의 단위 화소에서, 제1의 데이터가, 제1의 데이터 입력 단자에 입력된다. 이 제1의 데이터는, 제1의 파형 정형부에서 파형 정형되고, 제1의 데이터 출력 단자로부터 출력된다.
본 개시의 한 실시 형태에서의 표시 패널, 화소 칩, 및 전자 기기에 의하면, 각 제1의 단위 화소에서, 제1의 데이터 입력 단자로부터 제1의 데이터 출력 단자에의 신호 경로상에 제1의 파형 정형부를 마련하도록 하였기 때문에, 화질을 높일 수 있다.
도 1은 본 개시의 실시의 형태에 관한 표시 장치의 한 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 표시 패널의 한 구성례를 도시하는 설명도.
도 3은 데이터 신호의 한 구성례를 도시하는 설명도.
도 4는 도 2에 도시한 화소의 한 구성례를 도시하는 블록도.
도 5는 도 2에 도시한 제어부의 한 동작례를 도시하는 상태 천이도.
도 6은 도 2에 도시한 각 화소의 한 동작례를 도시하는 설명도.
도 7은 초단의 화소에 입력되는 신호례를 도시하는 설명도.
도 8은 각 화소에서의 한 동작례를 도시하는 설명도.
도 9는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 10은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 11은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 12는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 13은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 14는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 15는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 16은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 17은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 18은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 19는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 20은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 21은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 22는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 23은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 24는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 25는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 26은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 27은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 28은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 29는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 30은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 31은 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 32는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 33은 제1의 실시의 형태의 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 34는 제1의 실시의 형태의 다른 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 35는 제1의 실시의 형태의 다른 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 36은 도 35에 도시한 화소의 동작을 설명하기 위한 설명도.
도 37은 도 36에 도시한 각 화소의 한 동작례를 도시하는 설명도.
도 38은 제1의 실시의 형태의 다른 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 39는 제1의 실시의 형태의 다른 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 40은 제1의 실시의 형태의 다른 변형례에 관한 메모리부의 한 구성례를 도시하는 블록도.
도 41은 제1의 실시의 형태의 다른 변형례에 관한 표시 패널의 한 구성례를 도시하는 설명도.
도 42는 제1의 실시의 형태의 다른 변형례에 관한 표시 패널의 한 구성례를 도시하는 설명도.
도 43은 제1의 실시의 형태의 다른 변형례에 관한 표시 패널의 한 구성례를 도시하는 설명도.
도 44는 제1의 실시의 형태의 다른 변형례에 관한 표시 패널의 한 구성례를 도시하는 설명도.
도 45는 제1의 실시의 형태의 다른 변형례에 관한 표시 패널의 한 구성례를 도시하는 설명도.
도 46은 제2의 실시의 형태에 관한 화소의 한 구성례를 도시하는 블록도.
도 47은 초단의 화소에 입력되는 신호례를 도시하는 설명도.
도 48은 각 화소에서의 한 동작례를 도시하는 설명도.
도 49는 각 화소에서의 한 동작례를 도시하는 다른 설명도.
도 50은 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
도 51은 변형례에 관한 화소의 한 구성례를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태
2. 제2의 실시의 형태
<1. 제1의 실시의 형태>
[구성례]
(전체 구성례)
도 1은, 제1의 실시의 형태에 관한 표시 장치의 한 구성례를 도시하는 것이다. 표시 장치(1)는, LED(Light Emitting Diode)를 표시 소자로서 이용한, 액티브 매트릭스형의 표시 패널을 갖는 텔레비전 장치이다. 또한, 본 개시의 실시의 형태에 관한 표시 패널 및 화소 칩은, 본 실시의 형태에 의해 구현화되기 때문에, 아울러서 설명한다.
표시 장치(1)는, RF(Radio Frequency)부(11)와, 복조부(12)와, 디멀티플렉서부(13)와, 디코더부(14)와, 신호 변환부(15)와, 표시 패널(20)을 구비하고 있다.
RF부(11)는, 안테나(9)에서 수신된 방송파(RF 신호)에 대해, 다운 컨버트 등의 처리를 하는 것이다. 복조부(12)는, RF부(11)로부터 공급된 신호에 대해 복조 처리를 하는 것이다. 디멀티플렉서부(13)는, 복조부(12)로부터 공급된 신호(스트림)에 다중화된 비디오 신호 및 오디오 신호로부터, 이들의 신호를 분리하는 것이다.
디코더부(14)는, 디멀티플렉서부(13)로부터 공급된 신호(비디오 신호 및 오디오 신호)를 디코드하는 것이다. 구체적으로는, 이 예에서는, 디멀티플렉서부(13)로부터 공급된 신호는, MPEG2(Moving Picture Experts Group phase 2)에 의해 인코드되어 있는 신호이고, 디코더부(14)는 이 신호에 대해 디코드 처리를 행하도록 되어 있다.
신호 변환부(15)는, 신호의 포맷 변환을 행하는 것이다. 구체적으로는, 이 예에서는, 디코더부(14)로부터 공급된 신호는 YUV 포맷의 신호이고, 이 신호 변환부(15)는, 이 신호의 포맷을 RGB 포맷으로 변환하도록 되어 있다. 그리고, 신호 변환부(15)는, 이와 같이 하여 포맷 변환한 신호를 영상 신호(Sdisp)로서 출력하도록 되어 있다.
표시 패널(20)은, LED를 표시 소자로서 이용한, 액티브 매트릭스형의 표시 패널이다. 표시 패널(20)은, 표시 구동부(21)와, 표시부(30)를 갖고 있다.
표시 구동부(21)는, 신호 변환부(15)로부터 공급된 영상 신호(Sdisp)에 의거하여, 표시부(30)의 각 화소(Pix)(후술)에서의 발광을 제어하는 것이다. 구체적으로는, 후술하는 바와 같이, 표시 구동부(21)는, 표시부(30)의 화소(Pix)의 각 열에 대해, 데이터 신호(PS, PD) 및 클록 신호(CK)를 공급함에 의해, 각 화소(Pix)의 발광을 제어하도록 되어 있다.
도 2는, 표시부(30)의 한 구성례를 도시하는 것이다. 표시부(30)에는, 복수의 화소(Pix)가 매트릭스형상으로 배치되어 있다. 구체적으로는, 이 예에서는, 화소(Pix)는, 수평 방향(횡방향)으로 M개, 수직 방향(종방향)으로 N개 배치되어 있다.
수직 방향으로 병설된 화소(Pix)(Pix0, Pix1, Pix2, …, Pix(N-1))는, 데이지 체인 접속되어 있다. 표시 구동부(21)는, 데이지 체인 접속된 1렬분의 화소(Pix)에서의 초단의 화소(Pix0)에 대해, 데이터 신호(PS, PD)(PS0, PD0), 및 클록 신호(CK)(CK0)를 공급한다. 이 화소(Pix0)는, 데이터 신호(PS0, PD0), 및 클록 신호(CK0)에 의거하여, 데이터 신호(PS, PD)(PS1, PD1), 및 클록 신호(CK)(CK1)를 생성하고, 다음단(次段)의 화소(Pix1)에 공급한다. 이 다음단의 화소(Pix1)는, 데이터 신호(PS1, PD1), 및 클록 신호(CK1)에 의거하여, 데이터 신호(PS, PD)(PS2, PD2), 및 클록 신호(CK)(CK2)를 생성하고, 그 다음의 화소(Pix2)에 공급한다. 계속된 화소(Pix2∼Pix(N-2))에 대해서도 마찬가지이다. 그리고 최종단의 화소(Pix(N-1))는, 전단의 화소(Pix(N-2))가 생성한 데이터 신호(PS, PD)(PS(N-1), PD(N-1)), 및 클록 신호(CK)(CK(N-1))를 수취하도록 되어 있다. 이와 같이, 화소(Pix)는, 데이터 신호(PS, PD)에 대해 데이지 체인 접속됨과 함께, 클록 신호(CK)에 대해서도 데이지 체인 접속되어 있다.
도 3은, 데이터 신호(PS, PD)의 구성례를 도시하는 것이다. 이 도 3은, 하나의 화소(Pix)에 관한 데이터 신호(PS, PD)를 나타내고 있다. 즉, 표시 구동부(21)는, 데이지 체인 접속된 N개의 화소(Pix)에 대해, 도 3에 도시한 신호가 N개분 연결된 데이터 신호(PS, PD)를 공급한다. 이하, 하나의 화소(Pix)에 관한 데이터 신호(PD)를, 화소 패킷(PCT)이라고도 부른다.
데이터 신호(PD)는, 플래그(RST)와, 플래그(PL)와, 휘도 데이터(ID)를 갖고 있다. 플래그(RST)는, 후술하는 바와 같이, 각 프레임에서의 최초의 화소 패킷을 나타내는 것이다. 구체적으로는, 플래그(RST)는, 각 프레임에서의 최초의 화소 패킷(PCT)에서 "1"이 되고, 그 프레임에서의 다른 화소 패킷(PCT)에서 "0"이 되는 것이다. 플래그(PL)는, 그 화소 패킷(PCT)에서의 휘도 데이터(ID)가, 어떠한 화소(Pix)에 의해 이미 판독되었는지의 여부를 나타내는 것이다. 구체적으로는, 플래그(PL)는, 그 휘도 데이터(ID)가 아직 판독되지 않은 경우에는 "0"이 되고, 이미 판독되어 있는 경우에는 "1"이 되는 것이다. 휘도 데이터(ID)는, 각 화소(Pix)에서의 발광 휘도를 획정(劃定)하는 것이다. 이 휘도 데이터(ID)는, 적색(R)의 발광 휘도를 나타내는 휘도 데이터(IDR)와, 녹색(G)의 발광 휘도를 나타내는 휘도 데이터(IDG)와, 청색(B)의 발광 휘도를 나타내는 휘도 데이터(IDB)를 갖고 있다. 이 예에서는, 휘도 데이터(IDR, IDG, IDB)는, 각각 12비트로 이루어지는 코드이다.
데이터 신호(PS)는, 데이터 신호(PD)가 플래그(RST)를 나타낼 때에 "1"이 되고, 그 밖일 때에는 "0"이 되는 신호이다. 환언하면, 데이터 신호(PS)는, 각 화소 패킷(PCT)의 시작시만 "1"이 되는 신호이다.
각 화소(Pix)는, 데이터 신호(PS, PD) 및 클록 신호(CK)를 전단의 화소(Pix)로부터 수취하고, 다음단의 화소(Pix)에 대해 공급한다. 그리고, 각 화소(Pix)는, 데이터 신호(PD)로부터, 그 화소(Pix)에 관한 휘도 데이터(ID)를 판독하고, 그 휘도 데이터(ID)에 응한 발광 휘도로 발광하도록 되어 있다.
도 4는, 화소(Pix)의 한 구성례를 도시하는 것이다. 화소(Pix)는, 제어부(41)와, 플립플롭(42, 44)과, 셀렉터부(43)와, 버퍼(45)와, 메모리부(46)와, 구동부(50)와, 발광부(48)를 갖고 있다. 또한, 이하에서는, 설명의 편의상, 데이지 체인 접속된 1렬분의 화소(Pix) 중의 초단의 화소(Pix0)를 이용하여 설명하지만, 그 밖의 화소(Pix1∼Pix(N-1))에서도 마찬가지이다.
화소(Pix0)는, 입력 단자(PSIN)에 입력된 데이터 신호(PS0), 입력 단자(PDIN)에 입력된 데이터 신호(PD0), 및 입력 단자(CKIN)에 입력된 클록 신호(CK0)에 의거하여, 데이터 신호(PS1, PD1), 및 클록 신호(CK1)를 생성한다. 그리고, 화소(Pix0)는, 데이터 신호(PS1)를 출력 단자(PSOUT)로부터 출력하고, 데이터 신호(PD1)를 출력 단자(PDOUT)로부터 출력하고, 클록 신호(CK1)를 출력 단자(CKOUT)로부터 출력하도록 되어 있다.
제어부(41)는, 데이터 신호(PS0, PD0), 및 클록 신호(CK0)에 의거하여, 화소(Pix0)의 상태를 설정하고, 신호(LD, PLT, CKEN)를 생성하는 스테이트 머신이다. 신호(LD), 신호(PLT)는, 후술하는 바와 같이, 데이터 신호(PD)에 포함되는 플래그(PL)를 재기록하기 위한 신호이다. 구체적으로는, 신호(LD)는, 이 재기록에 의해 플래그(PL)가 되는 신호이고, 신호(PLT)는 이 재기록 타이밍을 지시하는 제어 신호이다. 또한, 신호(CKEN)는, 후술하는 바와 같이, 메모리부(46)에 휘도 데이터(ID)를 기억하는 타이밍을 지시하는 제어 신호이다. 또한, 제어부(41)는, 구동부(50)에 대해 제어 신호를 공급하는 기능도 갖고 있다.
플립플롭(42)은, 클록 신호(CK0)에 의거하여 데이터 신호(PS0)를 샘플링하고, 그 결과를 데이터 신호(PSA)로서 출력함과 함께, 클록 신호(CK0)에 의거하여 데이터 신호(PD0)를 샘플링하여, 그 결과를 데이터 신호(PDA)로서 출력하는 것이다. 이 플립플롭(42)은, 예를 들면, 데이터 신호(PS0)를 샘플링하기 위한 D형 플립플롭 회로와, 데이터 신호(PD0)를 샘플링하기 위한 D형 플립플롭 회로를 이용하여 구성되는 것이다.
셀렉터부(43)는, 데이터 신호(PDA) 및 신호(LD, PLT)에 의거하여, 데이터 신호(PDB)를 생성하는 것이다. 셀렉터부(43)는, 셀렉터(43A, 43B)를 갖고 있다. 셀렉터(43A)의 제1의 입력 단자에는 "0"이 입력되고, 제2의 입력 단자에는 "1"이 입력되고, 제어 입력 단자에는 신호(LD)가 입력된다. 이 셀렉터(43A)는, 신호(LD)가 "0"일 때에는 제1의 입력 단자에 입력된 "0"을 출력하고, 신호(LD)가 "1"일 때에는 제2의 입력 단자에 입력된 "1"을 출력한다. 셀렉터(43B)의 제1의 입력 단자에는 데이터 신호(PDA)가 입력되고, 제2의 입력 단자에는 셀렉터(43A)로부터의 출력 신호가 입력되고, 제어 입력 단자에는 신호(PLT)가 입력된다. 이 셀렉터(43B)는, 신호(PLT)가 "0"일 때에는 제1의 입력 단자에 입력된 데이터 신호(PDA)를 출력하고, 신호(PLT)가 "1"일 때에는, 제2의 입력 단자에 입력된 셀렉터(43A)로부터의 출력 신호를 출력한다. 셀렉터부(43)는, 이 셀렉터(43B)의 출력 신호를, 데이터 신호(PDB)로서, 플립플롭(44)에 공급하도록 되어 있다.
이 구성에 의해, 셀렉터부(43)는, 신호(PLT)가 "0"인 기간에서는, 데이터 신호(PDA)를 데이터 신호(PDB)로서 그대로 출력함과 함께, 신호(PLT)가 "1"인 기간에서는, 신호(LD)를 데이터 신호(PDB)로서 출력한다. 이 신호(PLT)는, 데이터 신호(PDA)가, 플래그(PL)를 나타내는 기간에서 "1"이 됨과 함께, 그 밖의 기간에서 "0"이 되는 신호이다. 즉, 셀렉터부(43)는, 데이터 신호(PDA) 중, 플래그(PL)를 신호(LD)로 치환함에 의해 데이터 신호(PDB)를 생성하도록 되어 있다.
플립플롭(44)은, 클록 신호(CK0)에 의거하여 데이터 신호(PSA)를 샘플링하고, 그 결과를 데이터 신호(PS1)로서 출력함과 함께, 클록 신호(CK0)에 의거하여 데이터 신호(PDB)를 샘플링하고, 그 결과를 데이터 신호(PD1)로서 출력하는 것이다. 이 플립플롭(44)은, 예를 들면, 플립플롭(42)과 마찬가지로, 2개의 D형 플립플롭 회로를 이용하여 구성되는 것이다.
버퍼(45)는, 클록 신호(CK0)에 대해 파형 정형을 행하여, 클록 신호(CK1)로서 출력하는 것이다.
메모리부(46)는, 휘도 데이터(ID)를 기억하는 것이다. 이 메모리부(46)는, 논리곱 회로(46A)와, 시프트 레지스터(46B)를 갖고 있다. 논리곱 회로(46A)는, 제1의 입력 단자의 신호와 제2의 입력 단자의 신호와의 논리곱을 구하는 것이다. 논리곱 회로(46A)의 제1의 입력 단자에는, 제어부(41)로부터 공급된 신호(CKEN)가 입력되고, 제2의 입력 단자에는 클록 신호(CK0)가 입력된다. 시프트 레지스터(46B)는, 이 예에서는 36비트의 시프트 레지스터이다. 시프트 레지스터(46B)의 데이터 입력 단자에는 데이터 신호(PDA)가 입력되고, 클록 입력 단자에는, 논리곱 회로(46A)의 출력 신호가 입력된다.
이 구성에 의해, 메모리부(46)는, 신호(CKEN)가 "1"인 기간에서, 데이터 신호(PDA)에 포함되는 데이터를 기억한다. 이 신호(CKEN)는, 후술하는 바와 같이, 데이터 신호(PDA)가, 화소(Pix0)에 관한 36비트분의 화소 데이터(ID)를 나타내는 기간에서 "1"이 됨과 함께, 그 밖의 기간에서 "0"이 되는 신호이다. 이에 의해, 논리곱 회로(46A)는, 데이터 신호(PDA)가, 화소(Pix0)에 관한 화소 데이터(ID)를 나타내는 기간에서, 클록 신호를 시프트 레지스터(46B)에 공급한다. 이와 같이 하여, 시프트 레지스터(46B)는, 화소(Pix0)에 관한 36비트분의 화소 데이터(ID)를 기억한다. 그 때, 이 시프트 레지스터(46B) 중의 최종단부터 12비트의 부분은 휘도 데이터(IDR)를 기억하고, 중앙 부근의 12비트의 부분은 휘도 데이터(IDG)를 기억하고, 초단부터 12비트의 부분은 휘도 데이터(IDB)를 기억하도록 되어 있다.
구동부(50)는, 메모리부(46)에 기억된 휘도 데이터(ID)에 의거하여, 발광부(48)를 구동하는 것이다. 구동부(50)는, 레지스터(51R, 51G, 51B)와, DAC(D/A 컨버터)(52R, 52G, 52B)와, 가변 전류원(53R, 53G, 53B)을 갖고 있다.
레지스터(51R, 51G, 51B)는, 제어부(41)로부터 공급된 제어 신호에 의거하여, 12비트분의 데이터를 각각 기억하는 것이다. 구체적으로는, 레지스터(51R)는, 시프트 레지스터(46B) 중의 최종단부터 12비트의 부분에 기억된 휘도 데이터(IDR)를 기억하고, 레지스터(51G)는, 중앙 부근의 12비트의 부분에 기억된 휘도 데이터(IDG)를 기억하고, 레지스터(51B)는, 초단부터 12비트의 부분에 기억된 휘도 데이터(IDB)를 기억하도록 되어 있다.
DAC(52R, 52G, 52B)는, 제어부(41)로부터 공급된 제어 신호에 의거하여, 레지스터(51R, 51G, 51B)에 기억된 12비트의 디지털 신호를 아날로그 신호로 각각 변환하는 것이다.
가변 전류원(53R, 53G, 53B)은, DAC(52R, 52G, 52B)로부터 공급된 아날로그 신호에 응한 구동 전류를 각각 생성하는 것이다.
발광부(48)는, 구동부(50)로부터 공급된 구동 전류에 의거하여 발광하는 것이다. 발광부(48)는, 발광 소자(48R, 48G, 48B)를 갖는 것이다. 발광 소자(48R, 48G, 48B)는, LED를 이용하여 구성된 발광 소자이고, 각각, 적색(R), 녹색(G), 청색(B)의 광을 사출하는 것이다.
이 구성에 의해, DAC(52R)는, 레지스터(51R)에 기억된 휘도 데이터(IDR)에 의거하여 아날로그 전압을 생성한다. 그리고, 가변 전류원(53R)은, 그 아날로그 전압에 의거하여 구동 전류를 생성하여, 스위치(54R)를 통하여 발광부(48)의 발광 소자(48R)에 공급한다. 발광 소자(48R)는, 그 구동 전류에 응한 발광 휘도로 발광한다. 마찬가지로, DAC(52G)는, 레지스터(51G)에 기억된 휘도 데이터(IDG)에 의거하여 아날로그 전압을 생성하고, 가변 전류원(53G)은, 그 아날로그 전압에 의거하여 구동 전류를 생성하여, 스위치(54G)를 통하여 발광부(48)의 발광 소자(48G)에 공급하고, 발광 소자(48G)는, 그 구동 전류에 응한 발광 휘도로 발광한다. 또한, DAC(52B)는, 레지스터(51B)에 기억된 휘도 데이터(IDB)에 의거하여 아날로그 전압을 생성하고, 가변 전류원(53B)은, 그 아날로그 전압에 의거하여 구동 전류를 생성하여, 스위치(54B)를 통하여 발광부(48)의 발광 소자(48B)에 공급하고, 발광 소자(48B)는, 그 구동 전류에 응한 발광 휘도로 발광한다.
또한, 이들의 스위치(54R, 54G, 54B)는, 제어부(41)로부터 공급되는 제어 신호에 의해 온 오프 제어되도록 구성되어 있고, 이에 의해, 화소(Pix)에서는, 적색(R), 녹색(G), 청색(B)의 각 발광 휘도의 밸런스를 유지한 채로, 발광 휘도를 조정할 수 있도록 되어 있다.
각 화소(Pix)를 구성하는 이들의 블록 중, 발광부(48)를 제외한 각 블록은, 하나의 칩에 집적되어 있다. 즉, 표시 패널(20)에는, (M×N)개의 칩과, (M×N)개의 발광부(48)가, 매트릭스형상으로 배치되어 있다.
여기서, 화소(Pix)는, 본 개시에서의 「제1의 단위 화소」의 한 구체례에 대응한다. 입력 단자(PDIN)은, 본 개시에서의 「제1의 데이터 입력 단자」의 한 구체례에 대응하고, 출력 단자(PDOUT)는, 본 개시에서의 「제1의 데이터 출력 단자」의 한 구체례에 대응한다. 데이터 신호(PD)는, 본 개시에서의 「제1의 데이터」의 한 구체례에 대응한다. 플립플롭(42, 44)은, 본 개시에서의 「제1의 파형 정형부」의 한 구체례에 대응한다. 입력 단자(PSIN)는, 본 개시에서의 「제2의 데이터 입력 단자」의 한 구체례에 대응하고, 출력 단자(PSOUT)는, 본 개시에서의 「제2의 데이터 출력 단자」의 한 구체례에 대응한다. 데이터 신호(PS)는, 본 개시에서의 「제2의 데이터」의 한 구체례에 대응한다. 플립플롭(42, 44)은, 본 개시에서의 「제2의 파형 정형부」의 한 구체례에 대응한다. 입력 단자(CKIN)는, 본 개시에서의 「제1의 클록 입력 단자」의 한 구체례에 대응하고, 출력 단자(CKOUT)는, 본 개시에서의 「제1의 클록 출력 단자」의 한 구체례에 대응한다. 버퍼(45)는, 본 개시에서의 「제1의 버퍼」의 한 구체례에 대응한다. 발광 소자(48R, 48G, 48B)는, 본 개시에서의 「표시 소자」의 한 구체례에 대응한다. DAC(52R, 52G, 52B)는, 본 개시에서의 「변환부」의 한 구체례에 대응한다.
[동작 및 작용]
계속해서, 본 실시의 형태의 표시 장치(1)의 동작 및 작용에 관해 설명한다.
(전체 동작 개요)
우선, 도 1 등을 참조하여, 표시 장치(1)의 전체 동작 개요를 설명한다. RF부(11)는, 안테나(19)에서 수신된 방송파(RF 신호)에 대해, 다운 컨버트 등의 처리를 행한다. 복조부(12)는, RF부(11)로부터 공급된 신호에 대해 복조 처리를 행한다. 디멀티플렉서부(13)는, 복조부(12)로부터 공급된 신호(스트림)에 다중화된 비디오 신호 및 오디오 신호로부터, 이들의 신호를 분리한다. 디코더부(14)는, 디멀티플렉서부(13)로부터 공급된 신호(비디오 신호 및 오디오 신호)를 디코드한다. 신호 변환부(15)는, 신호의 포맷 변환을 행하여, 영상 신호(Sdisp)로서 출력한다.
표시 패널(20)에서, 표시 구동부(21)는, 신호 변환부(15)로부터 공급된 영상 신호(Sdisp)에 의거하여, 표시부(30)의 각 화소(Pix)에서의 발광을 제어한다. 구체적으로는, 표시 구동부(21)는, 표시부(30)에서의 화소(Pix)의 각 열에 대해, 데이터 신호(PS, PD) 및 클록 신호(CK)를 공급한다. 각 화소(Pix)는, 데이터 신호(PS, PD) 및 클록 신호(CK)를 전단의 화소(Pix)로부터 수취하고, 다음단의 화소(Pix)에 대해 공급한다. 그리고, 각 화소(Pix)는, 데이터 신호(PD)로부터, 그 화소(Pix)에 관한 휘도 데이터(ID)를 판독하고, 그 휘도 데이터(ID)에 응한 발광 휘도로 발광한다.
(화소(Pix)의 상세 동작)
화소(Pix)에서는, 제어부(41)가 스테이트 머신으로서 기능하여, 화소(Pix)의 동작을 제어한다. 이하에, 우선, 제어부(41)의 동작에 관해, 상세히 설명한다.
도 5는, 제어부(41)의 상태 천이도를 도시하는 것이다. 도 5에 도시한 바와 같이, 화소(Pix)에는, 3개의 상태(S0∼S2)가 있다.
상태(S0)는, 그 화소(Pix)가 휘도 데이터(ID)를 판독하지 않은 상태(미판독(Unloaded))을 나타내는 것이다. 이 상태(S0)에서는, 제어부(41)는, 신호(LD)를 "0"으로 설정한다. 이에 의해, 그 화소(Pix)는, 입력된 신호(PD) 중의 플래그(PL)를 "0"으로 치환한다. 또한, 제어부(41)는, CKEN을 "0"으로 설정한다.
상태(S1)는, 그 화소(Pix)가 휘도 데이터(ID)를 판독하고 있는 상태(판독 중(Loading))을 나타내는 것이다. 이 상태(S1)에서는, 제어부(41)는, 신호(LD)를 "0"으로 설정한다. 이에 의해, 그 화소(Pix)는, 입력된 신호(PD) 중의 플래그(PL)를 "0"으로 치환한다. 또한, 제어부(41)는, 신호(PDA)가 휘도 데이터(ID)를 나타내고 있는 기간에서 신호(CKEN)를 "1"로 설정함과 함께, 그 이외의 기간에서는, 신호(CKEN)를 "0"으로 설정한다. 이에 의해, 휘도 데이터(ID)가, 메모리부(46)에 기억된다.
상태(S2)는, 그 화소(Pix)가 휘도 데이터(ID)를 판독한 상태(판독완료(Loaded))를 나타내는 것이다. 이 상태(S2)에서는, 제어부(41)는, 신호(LD)를 "1"로 설정한다. 이에 의해, 그 화소(Pix)는, 입력된 신호(PD) 중의 플래그(PL)를 "1"로 치환한다. 또한, 제어부(41)는, CKEN을 "0"으로 설정한다.
이러한3개의 상태(S0∼S2) 사이의 천이는, 데이터 신호(PD)에 포함되는 플래그(RST, PL)에 의거하여 행하여진다. 우선, 플래그(RST)로서 "1"이 입력되면, 제어부(41)는, 그 화소(Pix)를 상태(S0)(미판독)로 설정한다. 이 상태(S0)(미판독)에서, 플래그(RST)로서 "1"이 입력된 경우(RST=1), 또는 플래그(PL)로서 "0"이 입력된 경우(PL=1)에는, 화소(Pix)의 상태는, 상태(S0)(미판독)로 유지된다.
상태(S0)(미판독)에서, 플래그(RST)로서 "0"이 입력됨과 함께, 플래그(PL)로서 "1"이 입력된 경우(RST=0 and PL=1)에는, 화소(Pix)의 상태는, 상태(S0)(미판독)로부터 상태(S1)(판독중)로 천이한다. 이 상태(S1)(판독중)에서, 플래그(RST)로서 "1"이 입력된 경우(RST=1)에는, 화소(Pix)의 상태는, 상태(S1)(판독중)로부터 상태(S0)(미판독)로 천이한다.
또한, 상태(S1)(판독중)에서, 플래그(RST)로서 "0"이 입력된 경우에는, 화소(Pix)의 상태는, 상태(S1)(판독중)로부터 상태(S2)(판독완료)로 천이한다. 이 상태(S2)(판독완료)에서, 플래그(RST)로서 "0"이 입력된 경우(RST=0)에는, 화소(Pix)의 상태는, 상태(S2)(판독완료)로 유지된다. 그리고, 이 상태(S2)(판독완료)에서, 플래그(RST)로서 "1"이 입력된 경우(RST=1)에는, 화소(Pix)의 상태는, 상태(S2)(판독완료)로부터 상태(S0)(미판독)로 천이한다.
도 6은, 1프레임 기간(1F)에서의 각 화소(Pix0∼Pix(N-1))의 상태를 도시하는 것이다. 1프레임 기간(1F)이 시작하면, 초단의 화소(Pix0)에는, 플래그(RST)로서 "1"이 입력되고, 화소(Pix0)의 상태가 상태(S0)(미판독)로 설정된다. 그 후, 화소(Pix1∼Pix(N-1))는, 그 1프레임 기간(1F) 내에서, 순차적으로, 상태(S0)(미판독)로 설정된다. 그 때, 이웃하는 화소(Pix)에서의 상태(S0)(미판독)의 기간의 시작 타이밍은, 후술하는 바와 같이, 클록 신호(CK)의 2펄스분만큼 어긋난다. 다음에, 각 화소(Pix0∼Pix(N-1))의 상태는, 상태(S0)(미판독)로부터 상태(S1)(판독중)로 순차적으로 천이한다. 이웃하는 화소(Pix)에서의 상태(S1)(판독중)의 기간은, 서로 겹쳐지지 않도록 설정된다. 이 상태(S1)(판독중)에서는, 각 화소(Pix0∼Pix(N-1))는, 휘도 데이터(ID)를 순차적으로 판독한다. 그 후, 각 화소(Pix0∼Pix(N-1))의 상태는, 상태(S1)(판독중)로부터 상태(S2)(판독완료)로 순차적으로 천이한다. 이 상태(S2)(판독완료)에서는, 각 화소(Pix0∼Pix(N-1))는, 판독한 휘도 데이터(ID)에 응한 발광 휘도로 발광한다.
다음에, 데이터 신호(PS, PD)의 구체례를 이용하여, 화소(Pix)의 동작을 설명한다.
도 7은, 1프레임 기간(1F)에서, 데이지 체인 접속된 화소(Pix)의 열에 입력되는 신호의 한 예를 도시하는 것이고, (A)는 클록 신호(CK)의 파형을 나타내고, (B)는 데이터 신호(PS)의 파형을 나타내고, (C)는 데이터 신호(PD)의 데이터를 나타낸다. 도 7(C)에서, "x"는, "1" 또는 "0" 중의 어느 것도 좋음을 나타낸다. 또한, 이 예에서는, 설명의 편의상, 휘도 데이터(IDR, IDG, IDB)는, 각각 1비트의 데이터로 하고, "r0", "r1", …, "r(N-1)"는 휘도 데이터(IDR)를 나타내고, "g0", "g1", …, "g(N-1)"는 휘도 데이터(IDG)를 나타내고, "b0", "b1", …, "b(N-1)"는 휘도 데이터(IDB)를 나타낸다.
도 7에 도시한 바와 같이, 플래그(RST)는, 1프레임 기간(1F)에서의 최초의 화소 패킷(PCT)에서는 "1"이고, 그 밖의 화소 패킷(PCT)에서는 "0"이다. 또한, 이 예에서는, 플래그(PL)는, 1프레임 기간(1F)에서의 2번째 이후의 화소 패킷(PCT)에서는 "1"이다.
도 8∼32는, 도 7에 도시한 신호의 각 비트가 순차적으로 입력된 경우에 있어서의, 화소(Pix0∼Pix2)의 상태를 도시하는 것이다. 이들 도면의 상부에, 데이터 신호(PS, PD)와, 초단의 화소(Pix0)에 입력되어 있는 신호 부분(P)(P1∼P25)을 나타내고 있다. 또한, 이들의 도면의 하부에서는, 화소(Pix0∼Pix2)에서의 몇개의 블록의 상태, 및 신호의 레벨을, "1", "0", "x"로 나타내고 있다. 또한, 화소(Pix0∼Pix2)의 블록도는, 설명의 편의상 간략화하고 있다.
우선, 최초의 신호 부분(P1)이 초단의 화소(Pix0)에 입력되면, 도 8에 도시한 바와 같이, 화소(Pix0)의 플립플롭(42)은, 입력된 데이터 신호(PS, PD)를 샘플링한다. 화소(Pix0)의 제어부(41)는, 이 신호 부분(P1)에서, 플래그(RST)의 값 "1"을 취득하고, 화소(Pix0)의 상태를 상태(S0)(미판독)로 설정한다. 즉, 제어부(41)는, 신호(LD, PLT, CKEN)를 함께 "0"으로 한다.
다음에, 신호 부분(P2)이 화소(Pix0)에 입력되면, 도 9에 도시한 바와 같이, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 화소(Pix0)의 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다. 즉, 셀렉터부(43)는, 플래그(PL)("x")를 신호(LD)의 "0"으로 치환한다.
다음에, 신호 부분(P3)이 화소(Pix0)에 입력되면, 도 10에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 다음단의 화소(Pix1)에는 신호 부분(P1)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix1)에서는, 제어부(41)는, 신호 부분(P1)에서 플래그(RST)의 값 "1"을 취득하고, 화소(Pix1)의 상태를 상태(S0)(미판독)로 설정한다. 즉, 제어부(41)는, 신호(LD, PLT, CKEN)를 함께 "0"으로 한다.
다음에, 신호 부분(P4)이 화소(Pix0)에 입력되면, 도 11에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 다음단의 화소(Pix1)에는 신호 부분(P2)이 입력된다. 화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다.
다음에, 신호 부분(P5)이 화소(Pix0)에 입력되면, 도 12에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P3)이 입력되고, 화소(Pix2)에는 신호 부분(P1)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix2)에서는, 제어부(41)는, 신호 부분(P1)에서, 플래그(RST)의 값 "1"을 취득하고, 화소(Pix2)의 상태를 상태(S0)(미판독)로 설정한다. 즉, 제어부(41)는, 신호(LD, PLT, CKEN)를 함께 "0"으로 한다.
다음에, 신호 부분(P6)이 화소(Pix0)에 입력되면, 도 13에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P4)이 입력되고, 화소(Pix2)에는 신호 부분(P2)이 입력된다.
화소(Pix0)에서는, 제어부(41)가, 신호 부분(P6)에서 플래그(RST)의 값 "0"을 취득한다.
화소(Pix2)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다.
다음에, 신호 부분(P7)이 화소(Pix0)에 입력되면, 도 14에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P5)이 입력되고, 화소(Pix2)에는 신호 부분(P3)이 입력된다.
화소(Pix0)에서는, 제어부(41)는, 신호 부분(P7)에서, 플래그(PL)의 값 "1"을 취득한다. 이 제어부(41)는, 하나 전의 타이밍에서 플래그(RST)의 값 "0"을 취득하고 있기 때문에, 화소(Pix1)의 상태를 상태(S1)(판독중)로 설정한다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다. 즉, 셀렉터부(43)는, 플래그(PL)("1")를 신호(LD)의 "0"으로 치환한다.
화소(Pix2)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
다음에, 신호 부분(P8)이 화소(Pix0)에 입력되면, 도 15에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P6)이 입력되고, 화소(Pix2)에는 신호 부분(P4)이 입력된다.
화소(Pix0)에서는, 제어부(41)가, 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다. 또한, 제어부(41)는, 신호(CKEN)를 "1"로 설정한다.
화소(Pix1)에서는, 제어부(41)가, 신호 부분(P6)에서 플래그(RST)의 값 "0"을 취득한다.
다음에, 신호 부분(P9)이 화소(Pix0)에 입력되면, 도 16에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P7)이 입력되고, 화소(Pix2)에는 신호 부분(P5)이 입력된다.
화소(Pix0)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDR)의 값 "r0"을 기억한다.
화소(Pix1)에서는, 제어부(41)가, 신호 부분(P7)에서 플래그(PL)의 값 "0"을 취득한다. 따라서, 화소(Pix1)의 상태는, 상태(S0)(미판독)로 유지된다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다.
다음에, 신호 부분(P10)이 화소(Pix0)에 입력되면, 도 17에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P8)이 입력되고, 화소(Pix2)에는 신호 부분(P6)이 입력된다.
화소(Pix0)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDG)의 값 "g0"을 기억한다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix2)에서는, 제어부(41)가, 신호 부분(P6)에서 플래그(RST)의 값 "0"을 취득한다.
다음에, 신호 부분(P11)이 화소(Pix0)에 입력되면, 도 18에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P9)이 입력되고, 화소(Pix2)에는 신호 부분(P7)이 입력된다.
화소(Pix0)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDB)의 값 "b0"을 기억한다. 이에 의해, 시프트 레지스터(46B)(메모리부(46))는, 화소(Pix0)에 관한 휘도 데이터(IDR, IDG, IDB)의 전부를 기억한 상태가 된다. 또한, 제어부(41)는, 신호 부분(P11)에서 플래그(RST)의 값 "0"을 취득하고, 화소(Pix0)의 상태를 상태(S2)(판독완료)로 설정한다. 즉, 제어부(41)는, 신호(LD)를 "1"로 한다.
화소(Pix2)에서는, 제어부(41)가, 신호 부분(P7)에서 플래그(PL)의 값 "0"을 취득한다. 따라서, 화소(Pix1)의 상태는, 상태(S0)(미판독)로 유지된다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다.
다음에, 신호 부분(P12)이 화소(Pix0)에 입력되면, 도 19에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P10)이 입력되고, 화소(Pix2)에는 신호 부분(P8)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "1"을 출력한다.
화소(Pix2)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
다음에, 신호 부분(P13)이 화소(Pix0)에 입력되면, 도 20에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P11)이 입력되고, 화소(Pix2)에는 신호 부분(P9)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix1)에서는, 제어부(41)가, 신호 부분(P11)에서 플래그(RST)의 값 "0"을 취득한다.
다음에, 신호 부분(P14)이 화소(Pix0)에 입력되면, 도 21에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P12)이 입력되고, 화소(Pix2)에는 신호 부분(P10)이 입력된다.
화소(Pix1)에서는, 제어부(41)는, 신호 부분(P12)에서, 플래그(PL)의 값 "1"을 취득한다. 이 제어부(41)는, 하나 전의 타이밍에서 플래그(RST)의 값 "0"을 취득하고 있기 때문에, 화소(Pix1)의 상태를 상태(S1)(판독중)로 설정한다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다. 즉, 셀렉터부(43)는, 플래그(PL)("1")를 신호(LD)의 "0"으로 치환한다.
다음에, 신호 부분(P15)이 화소(Pix0)에 입력되면, 도 22에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P13)이 입력되고, 화소(Pix2)에는 신호 부분(P11)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다. 또한, 제어부(41)는, 신호(CKEN)를 "1"로 설정한다.
화소(Pix2)에서는, 제어부(41)가, 신호 부분(P11)에서 플래그(RST)의 값 "0"을 취득한다.
다음에, 신호 부분(P16)이 화소(Pix0)에 입력되면, 도 23에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P14)이 입력되고, 화소(Pix2)에는 신호 부분(P12)이 입력된다.
화소(Pix0)에서는, 제어부(41)가, 신호 부분(P16)에서 플래그(RST)의 값 "0"을 취득한다. 따라서, 화소(Pix0)의 상태는, 상태(S2)(판독완료)로 유지된다.
화소(Pix1)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDR)의 값 "r1"을 기억한다.
화소(Pix2)에서는, 제어부(41)가, 신호 부분(P12)에서 플래그(PL)의 값 "0"을 취득한다. 따라서, 화소(Pix2)의 상태는, 상태(S0)(미판독)로 유지된다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다.
다음에, 신호 부분(P17)이 화소(Pix0)에 입력되면, 도 24에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P15)이 입력되고, 화소(Pix2)에는 신호 부분(P13)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "1"을 출력한다.
화소(Pix1)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDG)의 값 "g1"을 기억한다.
화소(Pix2)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
다음에, 신호 부분(P18)이 화소(Pix0)에 입력되면, 도 25에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P16)이 입력되고, 화소(Pix2)에는 신호 부분(P14)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix1)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDB)의 값 "b1"을 기억한다. 이에 의해, 시프트 레지스터(46B)(메모리부(46))는, 화소(Pix1)에 관한 휘도 데이터(IDR, IDG, IDB)의 전부를 기억한 상태가 된다. 또한, 제어부(41)는, 신호 부분(P18)에서 플래그(RST)의 값 "0"을 취득하고, 화소(Pix0)의 상태를 상태(S2)(판독완료)로 설정한다. 즉, 제어부(41)는, 신호(LD)를 "1"로 한다.
다음에, 신호 부분(P19)이 화소(Pix0)에 입력되면, 도 26에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P17)이 입력되고, 화소(Pix2)에는 신호 부분(P15)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "1"을 출력한다.
다음에, 신호 부분(P20)이 화소(Pix0)에 입력되면, 도 27에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P18)이 입력되고, 화소(Pix2)에는 신호 부분(P16)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix2)에서는, 제어부(41)가, 신호 부분(P16)에서 플래그(RST)의 값 "0"을 취득한다.
다음에, 신호 부분(P21)이 화소(Pix0)에 입력되면, 도 28에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P19)이 입력되고, 화소(Pix2)에는 신호 부분(P17)이 입력된다.
화소(Pix0)에서는, 제어부(41)가, 신호 부분(P21)에서 플래그(RST)의 값 "0"을 취득한다. 따라서, 화소(Pix0)의 상태는, 상태(S2)(판독완료)로 유지된다.
화소(Pix2)에서는, 제어부(41)는, 신호 부분(P17)에서, 플래그(PL)의 값 "1"을 취득한다. 이 제어부(41)는, 하나 전의 타이밍에서 플래그(RST)의 값 "0"을 취득하고 있기 때문에, 화소(Pix2)의 상태를 상태(S1)(판독중)로 설정한다. 또한, 이 제어부(41)는, 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "0"을 출력한다. 즉, 셀렉터부(43)는, 플래그(PL)("1")를 신호(LD)의 "0"으로 치환한다.
다음에, 신호 부분(P22)이 화소(Pix0)에 입력되면, 도 29에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P20)이 입력되고, 화소(Pix2)에는 신호 부분(P18)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "1"을 출력한다.
화소(Pix2)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다. 또한, 제어부(41)는, 신호(CKEN)를 "1"로 설정한다.
다음에, 신호 부분(P23)이 화소(Pix0)에 입력되면, 도 30에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P21)이 입력되고, 화소(Pix2)에는 신호 부분(P19)이 입력된다.
화소(Pix0)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix1)에서는, 제어부(41)가, 신호 부분(P21)에서 플래그(RST)의 값 "0"을 취득한다. 따라서, 화소(Pix0)의 상태는, 상태(S2)(판독완료)로 유지된다.
화소(Pix2)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDR)의 값 "r2"을 기억한다.
다음에, 신호 부분(P24)이 화소(Pix0)에 입력되면, 도 31에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P22)이 입력되고, 화소(Pix2)에는 신호 부분(P20)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "1"로 한다. 이에 의해, 셀렉터부(43)는, 신호(LD)와 같은 "1"을 출력한다.
화소(Pix2)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDG)의 값 "g2"을 기억한다.
다음에, 신호 부분(P25)이 화소(Pix0)에 입력되면, 도 32에 도시한 바와 같이, 각 화소(Pix)에서, 플립플롭(42, 44)은, 각각 입력된 데이터 신호를 샘플링한다. 이에 의해, 화소(Pix1)에는 신호 부분(P23)이 입력되고, 화소(Pix2)에는 신호 부분(P21)이 입력된다.
화소(Pix1)에서는, 제어부(41)가 신호(PLT)를 "0"으로 되돌린다. 이에 의해, 셀렉터부(43)는, 플립플롭(42)으로부터의 데이터 신호(PDA)를 선택하여 출력한다.
화소(Pix2)에서는, 시프트 레지스터(46B)가, 휘도 데이터(IDB)의 값 "b2"을 기억한다. 이에 의해, 시프트 레지스터(46B)(메모리부(46))는, 화소(Pix2)에 관한 휘도 데이터(IDR, IDG, IDB)의 전부를 기억한 상태가 된다. 또한, 제어부(41)는, 신호 부분(P21)에서 플래그(RST)의 값 "0"을 취득하고, 화소(Pix0)의 상태를 상태(S2)(판독완료)로 설정한다. 즉, 제어부(41)는, 신호(LD)를 "1"로 한다.
이와 같이 하여, 표시 장치(1)에서는, 각 화소(Pix)는, 데이터 신호(PS, PD) 및 클록 신호(CK)를 전단의 화소(Pix)로부터 수취하고, 다음단의 화소(Pix)에 대해 공급한다. 그리고, 각 화소(Pix)는, 데이터 신호(PD)로부터, 그 화소(Pix)에 관한 휘도 데이터(ID)를 판독하고, 그 휘도 데이터(ID)에 응한 발광 휘도로 발광한다.
이상과 같이, 표시 장치(1)에서는, 화소(Pix)를 데이지 체인 접속하도록 하였기 때문에, 화질을 높일 수 있다. 즉, 예를 들면, 특허 문헌 1에 기재된 표시 장치에서는, 구동부가, 게이트선이나 데이터선을 통하여 각 화소를 구동한다. 이 게이트선이나 데이터선은, 1렬분의 복수의 화소, 또는 1행분의 복수의 화소에 접속되는, 말하자면 글로벌한 배선이다. 따라서, 예를 들면, 대화면의 표시 장치를 실현하려고 하는 경우에는, 이들의 배선이 길어지기 때문에, 배선의 저항이나 기생 용량이 증가하고, 각 화소를 충분히 구동할 수가 없게 될 우려가 있다. 또한, 예를 들면, 고정밀 표시 장치를 실현하려고 하는 경우에는, 각 프레임 기간에 보다 많은 라인을 구동할 필요가 있기 때문에, 1수평 기간(1H)에 할당되는 시간이 짧아지고, 각 화소를 충분히 구동할 수가 없게 될 우려가 있다. 또한, 예를 들면, 프레임 레이트를 높이려고 하는 경우에도, 1수평 기간(1H)에 할당되는 시간이 짧아지고, 각 화소를 충분히 구동할 수가 없게 될 우려가 있다.
한편, 본 실시의 형태에 관한 표시 장치(1)에서는, 화소(Pix)를 데이지 체인 접속하도록 하고 있다. 즉, 각 화소(Pix)는, 상술한 바와 같은 글로벌한 배선이 아니라, 화소(Pix) 사이의 로컬한 배선을 통하여, 다음단의 화소(Pix)를 구동한다. 따라서, 각 화소(Pix)는, 이와 같은 짧은 배선을 통하여, 비교적 용이하게 다음단의 화소(Pix)를 구동할 수 있고, 대화면의 표시 장치를 실현할 수 있다. 또한, 각 화소(Pix)는, 배선이 짧기 때문에, 비교적 용이하게 데이터 신호(PS, PD) 등의 전송 속도를 높일 수 있고, 고정밀 표시 장치나 프레임 레이트가 높은 표시 장치를 실현할 수 있다.
또한, 이와 같이 화소(Pix)를 데이지 체인 접속하도록 하였기 때문에, 표시 장치(1)의 구성을 심플하게 할 수 있다. 즉, 예를 들면, 특허 문헌 1에 기재된 표시 장치에서는, 수평 방향(횡방향)으로 연신하는 복수의 게이트선, 수직 방향(종방향)으로 연신하는 복수의 데이터선, 게이트선에 접속된 이른바 게이트 드라이버, 및 데이터선에 접속된 이른바 데이터 드라이버를 마련하기 때문에, 구성이 복잡하게 될 우려가 있다. 한편, 본 실시의 형태에 관한 표시 장치(1)에서는, 화소(Pix)를 데이지 체인 접속하도록 하였기 때문에, 도 1에 도시한 바와 같이, 수직 방향(종방향)으로 연신하는 배선만을 마련하면 좋기 때문에, 수평 방향(횡방향)으로 연신하는 배선이나, 그 배선을 구동하기 위한 구동부를 마련하지 않고서 해결되어, 표시 장치(1)의 구성을 심플하게 할 수 있다.
또한, 표시 장치(1)에서는, 디지털 신호(데이터 신호(PS, PD) 및 클록 신호(CK))를 이용하여 각 화소(Pix)의 발광을 제어하도록 하였기 때문에, 노이즈의 화질에의 영향을 저감할 수 있다. 예를 들면, 특허 문헌 1에 기재된 표시 장치에서는, 아날로그 신호를 이용하고 있기 때문에, 노이즈에 의해 화질이 열화될 우려가 있다. 또한, 특히, 대화면, 고정밀, 또는 프레임 레이트가 높은 표시 장치에서는, 노이즈의 화질에의 영향이 더욱 커질 우려가 있다. 한편, 본 실시의 형태에 관한 표시 장치(1)에서는, 디지털 신호를 이용하도록 하였기 때문에, 노이즈의 화질에의 영향을 저감할 수 있다.
또한, 이와 같이 디지털 신호를 이용하도록 하였기 때문에, 복사를 저감할 수 있다. 즉, 예를 들면, 아날로그 신호를 이용한 경우에는, 계조 표현이나, 노이즈에 대한 내성(耐性) 등의 관점에서, 신호 진폭이 커질 우려가 있고, 이 경우에는, 복사가 증대하여 버린다. 한편, 본 실시의 형태에 관한 표시 장치(1)에서는, 디지털 신호를 이용하도록 하였기 때문에, 신호 진폭을 작게 할 수가 있어서, 복사를 저감할 수 있다.
또한, 표시 장치(1)에서는, 각 화소(Pix)가, 플립플롭(42, 44)이나 버퍼(45)를 갖도록 하였기 때문에, 데이터 신호(PS, PD) 등의 신호 진폭을 작게 할 수 있다. 즉, 예를 들면, 플립플롭(42, 44)이나 버퍼(45)를 마련하지 않은 경우에는, 표시 구동부로부터 떨어짐에 따라, 신호 진폭이 감쇠할 우려가 있다. 이 경우에는, 표시 구동부는, 큰 신호 진폭의 데이터 신호(PS, PD)를 생성할 필요가 있다. 한편, 표시 장치(1)에서는, 화소(Pix)를 통과할 때마다, 데이터 신호(PS, PD) 및 클록 신호(CK)가 파형 정형됨에 의해 신호 진폭이 유지된다. 즉, 신호 진폭이 감쇠할 우려를 저감할 수 있기 때문에, 데이터 신호(PS, PD)의 신호 진폭을 작게 할 수 있다. 이에 의해, 상술한 복사를 저감할 수 있음과 함께, 전원 전압을 낮게 할 수 있고, 소비 전력을 저감할 수 있다.
또한, 표시 장치(1)에서는, 각 화소(Pix)에 메모리부(46)를 마련하도록 하였기 때문에, 예를 들면 정지화를 표시하는 경우에는, 데이터 전송을 행할 필요가 없기 때문에, 소비 전력을 저감할 수 있다.
또한, 표시 장치(1)에서는, 각 화소에, 클록 신호(CK)에 의거하여 데이터 신호(PS, PD)를 샘플링하는 플립플롭(42, 44)을 마련하도록 하였기 때문에, 데이터 신호(PS, PD)와 클록 신호(CK) 사이의 상대적인 위상 관계를 유지할 수 있다.
[효과]
이상과 같이 본 실시의 형태에서는, 화소를 데이지 체인 접속하도록 하였기 때문에, 예를 들면, 대화면, 고정밀, 또는 프레임 레이트가 높은 표시 장치를 실현할 수 있고, 화질을 높일 수 있음과 함께, 표시 장치의 구성을 심플하게 할 수 있다.
본 실시의 형태에서는, 디지털 신호를 이용하여 각 화소의 발광을 제어하도록 하였기 때문에, 노이즈의 화질에의 영향을 저감할 수 있음과 함께, 복사를 저감할 수 있다.
본 실시의 형태에서는, 각 화소가 플립플롭이나 버퍼를 갖도록 하였기 때문에, 신호 진폭을 작게 할 수 있고, 복사를 저감할 수 있음과 함께, 소비 전력을 저감할 수 있다.
본 실시의 형태에서는, 각 화소에 메모리부를 마련하도록 하였기 때문에, 예를 들면 정지화를 표시하는 경우에는, 데이터 전송을 행할 필요가 없기 때문에, 소비 전력을 저감할 수 있다.
본 실시의 형태에서는, 각 화소에, 클록 신호에 의거하여 데이터 신호를 샘플링하는 플립플롭을 마련하도록 하였기 때문에, 데이터 신호와 클록 신호와의 사이의 상대적인 위상 관계를 유지할 수 있다.
[변형례 1-1]
상기 실시의 형태에서는, 클록 신호(CK)를 각 화소(Pix)에 공급하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 차동(差動)의 클록 신호를 각 화소에 공급하여도 좋다. 이하에, 본 변형례에 관해, 몇가지 예를 들어 상세히 설명한다.
도 33은, 본 변형례에 관한 화소(PixB)의 한 구성례를 도시하는 것이다. 화소(PixB)는, 버퍼(61, 64, 65, 68, 69)와, 인버터(66, 67)를 갖고 있다. 또한, 이하에서는, 설명의 편의상, 데이지 체인 접속된 1렬분의 화소(PixB) 중의 초단의 화소(PixB0)를 이용하여 설명하지만, 그 밖의 화소(PixB1∼PixB(N-1))에서도 마찬가지이다.
화소(PixB0)는, 데이터 신호(PS0, PD0), 입력 단자(CKPIN)에 입력된 클록 신호(CKP0), 및 입력 단자(CKNIN)에 입력된 클록 신호(CKN0)에 의거하여, 데이터 신호(PS1, PD1), 및 클록 신호(CKP1, CKN1)를 생성한다. 그리고, 화소(PixB0)는, 데이터 신호(PS1)를 출력 단자(PSOUT)로부터 출력하고, 데이터 신호(PD1)를 출력 단자(PDOUT)로부터 출력하고, 클록 신호(CKP1)를 출력 단자(CKPOUT)로부터 출력하고, 클록 신호(CKN1)를 출력 단자(CKNOUT)로부터 출력하도록 되어 있다. 여기서, 클록 신호(CKP)와, 클록 신호(CKN)는, 서로 반전한 신호이다. 즉, 본 변형례에 관한 화소(PixB0)는, 차동의 클록 신호(CKP, CKN)로 동작하는 것이다.
버퍼(61)는, 차동 신호를 싱글 엔드 신호로 변환하는 회로이다. 구체적으로는, 버퍼(61)는, 차동 신호인 클록 신호(CKP0, CKN0)를 싱글 엔드 신호인 클록 신호(CK)로 변환한다.
버퍼(64, 65)는, 입력 신호에 대해 파형 정형을 행하여, 출력하는 것이다. 구체적으로는, 버퍼(64)는, 클록 신호(CKP0)에 대해 파형 정형을 행하고, 버퍼(65)는, 클록 신호(CKN0)에 대해 파형 정형한다.
인버터(66, 67)는, 입력 신호를 반전하여 출력하는 반전 회로이다. 인버터(66)의 입력 단자는, 인버터(67)의 출력 단자 및 버퍼(65)의 출력 단자에 접속되고, 인버터(66)의 출력 단자는, 인버터(67)의 입력 단자 및 버퍼(64)의 출력 단자에 접속되어 있다. 또한, 인버터(67)의 입력 단자는, 인버터(66)의 출력 단자 및 버퍼(64)의 출력 단자에 접속되고, 인버터(67)의 출력 단자는, 인버터(66)의 입력 단자 및 버퍼(65)의 출력 단자에 접속되어 있다. 이 구성에 의해, 인버터(66, 67)는, 래치 회로를 구성하고 있다.
버퍼(68)는, 버퍼(64)의 출력 신호에 대해 파형 정형을 행하여, 클록 신호(CKP1)로서 출력하는 것이다. 버퍼(69)는, 버퍼(65)의 출력 신호에 대해 파형 정형을 행하여, 클록 신호(CKN1)로서 출력하는 것이다.
여기서, 입력 단자(CKPIN)는, 본 개시에서의 「제1의 클록 입력 단자」의 한 구체례에 대응하고, 출력 단자(CKPOUT)는, 본 개시에서의 「제1의 클록 출력 단자」의 한 구체례에 대응한다. 클록 신호(CKP)는, 본 개시에서의 「제1의 클록 신호」의 한 구체례에 대응한다. 입력 단자(CKNIN)는, 본 개시에서의 「제2의 클록 입력 단자」의 한 구체례에 대응하고, 출력 단자(CKNOUT)는, 본 개시에서의 「제2의 클록 출력 단자」의 한 구체례에 대응한다. 클록 신호(CKN)는, 본 개시에서의 「제2의 클록 신호」의 한 구체례에 대응한다.
이와 같이, 차동의 클록 신호(CKP, CKN)를 이용하도록 하였기 때문에, 전송에 의해 클록 신호의 파형이 열화될 우려를 저감할 수 있다. 즉, 상기 실시의 형태의 경우와 같이, 싱글 엔드의 클록 신호(CK)를 이용한 경우에는, 복수의 버퍼(45)를 통과한 후, 예를 들면, 클록 신호(CK)의 듀티비가 변화하여 버릴 우려가 있다. 이와 같은 현상은, 예를 들면, 버퍼(45)를 구성하는 트랜지스터에 특성 편차가 있는 경우 등에 생길 수 있다. 이와 같이 듀티비가 변화한 경우에는, 예를 들면 정상적으로 클록 전송을 할 수가 없게 되고, 또는, 화소(Pix)의 플립플롭(42)에서의 샘플링 타이밍이 어긋나, 정상적으로 동작할 수가 없게 될 우려가 있다. 한편, 본 변형례에 관한 화소(PixB)에서는, 차동의 클록 신호(CKP, CKN)를 이용하여, 인버터(66, 67)가 래치 동작을 행함에 의해, 듀티비의 변화를 억제할 수 있다.
또한, 예를 들면, 클록 신호(CKP)의 전송로의 길이와 클록 신호(CKN)의 전송로의 길이가 다른 경우나, 부하(용량) 등이 다른 경우 등, 클록 신호(CKP)의 전송로와 클록 신호(CKN)의 전송로에 비대칭성이 있는 경우에는, 도 34에 도시한 바와 같은 구성으로 하여도 좋다. 이 화소(PixC)는, 인버터(68C, 69C)를 갖고 있다. 인버터(68C)의 입력 단자는 버퍼(64)의 출력 단자에 접속되고, 인버터(68C)의 출력 단자는 출력 단자(CKNOUT)에 접속되어 있다. 인버터(69C)의 입력 단자는 버퍼(65)의 출력 단자에 접속되고, 인버터(69C)의 출력 단자는 출력 단자(CKPOUT)에 접속되어 있다. 또한, 이 구성으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 34에서, 인버터(66, 67)를 생략하여도 좋다.
화소(PixC)에서는, 클록 신호(CKP0)에 의거하여 클록 신호(CKN1)를 생성하고, 클록 신호(CKN0)에 의거하여 클록 신호(CKP1)가 생성된다. 이에 의해, 클록 신호(CKP)의 전송로와 클록 신호(CKN)의 전송로에 비대칭성이 있는 경우에도, 이 비대칭성에 의한 영향이 보정되어, 보다 확실하게 클록 신호(CKP, CKN)를 전송할 수 있다.
[변형례 1-2]
상기 실시의 형태에서는, DAC(52R, 52G, 52B)를 이용하여 구동부(50)를 구성하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 카운터를 이용하여 구동부를 구성하여도 좋다. 이하에, 본 변형례에 관한 화소(PixD)에 관해 상세히 설명한다.
도 35는, 화소(PixD)의 한 구성례를 도시하는 것이다. 이 화소(PixD)는, 제어부(41D)와, 구동부(50D)를 갖고 있다. 제어부(41D)는, 상기 실시의 형태에 관한 제어부(41)와 같은 기능을 갖는 것이고, 스테이트 머신으로서 기능함과 함께, 구동부(50D)에 대해 제어 신호를 공급하는 것이다.
구동부(50D)는, 카운터(55R, 55G, 55B)와, 전류원(56R, 56G, 56B)과, 스위치(57R, 57G, 57B)를 갖고 있다. 카운터(55R, 55G, 55B)는, 제어부(41D)로부터 공급된 제어 신호(카운터용 클록 신호)를 기준으로서, 그 클록 펄스를 카운트함에 의해, 레지스터(51R, 51G, 51B)에 기억된 휘도 데이터(IDR, IDG, IDB)에 응한 펄스 폭을 갖는 펄스 신호를 각각 생성하는 카운터이다. 전류원(56R, 56G, 56B)은, 일정한 구동 전류를 각각 생성하는 것이다. 스위치(57R, 57G, 57B)는, 카운터(55R, 55G, 55B)로부터 공급된 펄스 신호에 의거하여, 온 오프 하는 것이다.
이 구성에 의해, 예를 들면, 카운터(55R)는, 레지스터(51R)에 기억된 휘도 데이터(IDR)에 응한 펄스 폭을 갖는 펄스 신호를 생성한다. 그리고, 스위치(57R)는, 이 펄스 신호에 의거하여 온 오프 하여, 전류원(57R)이 생성한 구동 전류를 발광 소자(48R)에 공급한다.
도 36(A)는, 상기 실시의 형태에 관한 화소(Pix)의 동작을 도시하는 것이고, 도 36(B)는, 본 변형례에 관한 화소(PixD)의 동작을 도시하는 것이다. 상기 실시의 형태에 관한 화소(Pix)는, 휘도(I)를 변화시킴에 의해 발광 휘도(휘도×시간)를 변화시키도록 하였지만, 본 변형례에 관한 화소(PixD)는, 발광한 시간폭을 변화시킴에 의해 발광 휘도(휘도×시간)를 변화시키도록 구성하고 있다.
도 37은, 1프레임 기간(1F)에서의 각 화소(PixD0∼PixD(N-1))의 상태를 도시하는 것이다. 1프레임 기간(1F)이 시작하면, 초단의 화소(PixD0)의 상태가 상태(S0)(미판독)로 설정된다. 그 후, 화소(PixD1∼PixD(N-1))는, 그 1프레임 기간(1F) 내에서, 순차적으로, 상태(S0)(미판독)로 설정된다. 그 후, 각 화소(PixD0∼PixD(N-1))의 상태는, 상태(S0)(미판독)로부터 상태(S1)(판독중)로 순차적으로 천이하고, 그 후 또한 상태(S2)(판독완료)로 순차적으로 천이한다. 이 상태(S2)(판독완료)에서는, 각 화소(PixD0∼PixD(N-1))는, 판독한 휘도 데이터(ID)에 응한 기간, 발광한다. 그리고, 그 기간을 경과한 후에, 각 화소(PixD0∼PixD(N-1))는 소광한다.
또한, 이 예에서는, 구동부(50D)에 3개의 카운터(53R, 53G, 53B)를 마련하였지만, 이것으로 한정되는 것이 아니고, 예를 들면, 항상 계속 카운트하는 하나의 카운터와, 그 카운터의 출력 신호에 의거하여, 휘도 데이터(IDR, IDG, IDB)에 응한 펄스 폭을 갖는 펄스 신호를 각각 생성하는 펄스 신호 발생 회로를 마련하도록 하여도 좋다.
또한, 이 예에서는, 각 화소(Pix)는, 전단부터 클록 신호(CK)를 수취하고, 클록 신호(CK)에 의거하여 카운터용 클록 신호를 생성하고 카운터(55R, 55G, 55B)에 공급하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 표시 구동부(21)가 카운터용 클록 신호를 생성하고, 각 화소(Pix)가, 전단부터 카운터용 클록 신호를 수취하고, 이 카운터용 클록 신호를 카운터(55R, 55G, 55B)에 공급하여도 좋다. 이와 같이, 화소(Pix)를, 카운터용 클록 신호에 대해서도 데이지 체인 접속함에 의해, 카운터용 클록 신호의 주파수를 클록 신호(CK)의 주파수와 독립하여 설정할 수 있기 때문에, 발광 소자(48R, 48G, 48B)의 발광 시간을 설정할 때의 자유도를 보다 높일 수 있다.
[변형례 1-3]
상기 실시의 형태에서는, 화소(Pix)에, 적색(R), 녹색(G), 청색(B)의 3개의 발광 소자(48R, 48G, 48B)를 마련하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 적색(R), 녹색(G), 청색(B), 및 백색(W)의 4개의 발광 소자를 마련하여도 좋다. 또한, 도 38에 도시한 바와 같이, 화소(PixE)에, 적색(R), 녹색(G), 청색(B)의 어느 하나의 발광 소자를 마련하도록 하여도 좋다. 이 화소(PixE)는, 메모리부(46E)와, 구동부(50E)와, 발광 소자(49)와, 제어부(41E)를 갖고 있다. 구동부(50E)는, 상기 실시의 형태에 관한 구동부(50)에 마련되어 있던 3계통 중의 1계통만을 구비하고 있다. 또한, 메모리부(46E)에서의 비트수는, 상기 실시의 형태에 관한 메모리(46)에서의 비트수의 1/3이다.
[변형례 1-4]
상기 실시의 형태에서는, 화소(Pix)에 플립플롭(42, 44)을 마련하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 39에 도시한 바와 같이, 버퍼(71, 72)를 마련하여도 좋다. 이 화소(PixF)에서는, 버퍼(71)의 입력 단자에는 데이터 신호(PS0)가 입력되고, 출력 단자로부터 데이터 신호(PS1)가 출력된다. 또한, 버퍼(72)의 입력 단자에는 데이터 신호(PDB)가 입력되고, 출력 단자로부터 데이터 신호(PD1)가 출력된다. 또한, 이와 같은 버퍼(71, 72)로 한정되는 것이 아니고, 파형을 보상하는 것이면, 어떤 것이라도 좋다.
[변형례 1-5]
상기 실시의 형태에서는, 메모리부(46)를, 36비트의 시프트 레지스터(46B)를 이용하여 구성하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 40에 도시한 바와 같이 구성할 수 있다. 이 메모리부(46B)는, 시프트 레지스터(73)와, 분주 회로(74)와, 시프트 레지스터 블록(75)을 갖고 있다. 시프트 레지스터(73)는, 4비트의 시프트 레지스터이고, 데이터 입력 단자에는 데이터 신호(PDA)가 입력되고, 클록 입력 단자에는 논리곱 회로(46A)의 출력 신호가 입력된다. 분주 회로(74)는, 입력된 신호를 1/4로 분주한 것이고, 입력 단자에는 논리곱 회로(46A)의 출력 신호가 입력된다. 시프트 레지스터 블록(75)은, 9 비트의 시프트 레지스터를 4개 갖는 것이다. 이들의 4개의 시프트 레지스터에는, 시프트 레지스터(73)의 각 단에서 출력된 4개의 신호가 각각 입력된다. 이 구성에서는, 데이터 신호(PDA)에 포함되는 휘도 데이터(ID)(IDR, IDG, IDB)가, 시프트 레지스터(73)에 의해 시리얼/패럴렐 변환되고, 시프트 레지스터 블록(75)에 기억된다. 그 때, 휘도 데이터(IDR)는, 시프트 레지스터 블록(75) 중의 최종 단 부근의 부분(PR)에 기억되고, 휘도 데이터(IDG)는 중앙 부근의 부분(PG)에 기억되고, 휘도 데이터(IDB)는 초단 부근의 부분(PB)에 기억된다. 이와 같은 구성으로 함에 의해, 시프트 레지스터 블록(75)에 휘도 데이터(ID)를 기억할 때의 클록의 주파수를 1/4로 내릴 수 있다.
[변형례 1-6]
상기 실시의 형태에서는, 화소(Pix)를 구성하는 블록 중, 발광부(48)를 제외한 각 블록을 하나의 칩에 집적하였지만, 이것으로 한정되는 것이 아니고, 예를 들면 표시 패널(20)의 기판상에 TFT를 이용하여 형성하여도 좋다.
[변형례 1-7]
상기 실시의 형태에서는, 수직 방향에서 최상부의 화소(Pix0)로부터 최하부의 화소(Pix(N-1))까지의 N개의 화소(Pix)를 데이지 체인 접속하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 41에 도시한 바와 같이, N개의 화소(Pix) 중, 초단의 화소(Pix0)부터 화소(Pix(M-1))까지의 M개의 화소(Pix)를 데이지 체인 접속하여, 표시부(30I)의 상부에 마련한 표시 구동부(211)가 데이터 신호(PS, PD) 및 클록 신호(CK)를 공급함과 함께, 화소(Pix)(M)부터 화소(Pix(N-1))까지의 (N-M)개의 화소(Pix)를 데이지 체인 접속하고, 표시부(30I)의 하부에 마련한 표시 구동부(212)가 데이터 신호(PS, PD) 및 클록 신호(CK)를 공급하여도 좋다.
또한, 상기 실시의 형태에서는, 데이지 체인 접속된 N개의 화소(Pix)를, 수직 방향으로 1렬로 배치하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 42에 도시한 바와 같이, 표시부(30J)의 상하 방향의 중앙 부근에서 되접도록 배치하여도 좋다.
또한, 상기 실시의 형태에서는, 데이지 체인 접속된 각 화소(Pix)는 하나의 화소(Pix)를 구동하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 도 43, 44에 도시한 바와 같이, 복수(이 예에서는 2개)의 화소(Pix)를 구동하여도 좋다. 이 예에서는, 데이지 체인 접속된 각 화소(Pix)(예를 들면 Pix0)는, 데이지 체인 접속된 후단의 화소(Pix)(예를 들면 Pix1)와, 그것과는 다른 화소(SPix)(예를 들면 SPix0)를 구동한다. 도 43에 도시한 표시 패널(20K)에서는, 이들 일련의 화소(Pix) 및 일련의 화소(SPix)를, 같은 열에 배치하고 있다. 도 44에 도시한 표시 패널(20L)에서는, 일련의 화소(Pix)와 일련의 화소(SPix)를, 서로 이웃하는 열에 배치하고 있다. 이들의 구성에서, 화소(SPix)에서는, 예를 들면, 출력 단자(PSOUT, PDOUT, CKOUT)를 하이 임피던스 상태로 함에 의해, 데이터 신호(PS, PD) 및 클록(CK)를 출력하지 않도록 하여도 좋다.
또한, 상기 실시의 형태에서는, 데이지 체인 접속된 화소(Pix)를, 수직 방향으로 1렬로 배치하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 도 45에 도시한 바와 같이, 수평 방향으로 1렬로 배치하여도 좋다.
<2. 제2의 실시의 형태>
다음에, 제2의 실시의 형태에 관한 표시 장치(2)에 관해 설명한다. 본 실시의 형태는, 데이지 체인 접속된 N개의 화소(PixP)에 어드레스(ADR)를 부여하고, 각 화소(PixP)가, 그 어드레스(ADR)에 의거하여, 그 화소(PixP)에 관한 화소 데이터(ID)를 취득하는 것이다. 또한, 상기 제1의 실시의 형태에 관한 표시 장치(1)와 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
표시 장치(2)는, 도 1에 도시한 바와 같이, 표시 패널(90)을 구비하고 있다. 표시 패널(90)은, 데이지 체인 접속된 N개의 화소(PixP)를 포함하는 표시부(80)를 갖는다.
도 46은, 화소(PixP)의 한 구성례를 도시하는 것이다. 화소(PixP)는, 제어부(81)와, 플립플롭(82)을 갖고 있다. 또한, 이하에서는, 설명의 편의상, 데이지 체인 접속된 1렬분의 화소(PixP) 중의 초단의 화소(PixP0)를 이용하여 설명하지만, 그 밖의 화소(PixP1∼PixP(N-1))에서도 마찬가지이다.
제어부(81)는, 데이터 신호(PS0, PD0), 및 클록 신호(CK0)에 의거하여, 화소(PixP0)의 어드레스(ADR)를 취득하고 유지함과 함께, 데이터 신호(PDC) 및 신호(CKEN)를 생성하는 것이다. 구체적으로는, 제어부(81)는, 후술하는 바와 같이, 데이터 신호(PD0)의 부분(DSTART)에 포함되는 데이터(NOP)에 의거하여 어드레스(ADR)를 취득함과 함께, 그 데이터(NOP)를, 그 값으로부터 1을 뺀 값으로 치환하여, 데이터 신호(PDC)로서 출력한다. 그리고, 제어부(81)는, 후술하는 바와 같이, 그 어드레스(ADR)와 데이터 신호(PS0)에 의거하여 클록(CKEN)을 생성하고, 데이터 신호(PD0)로부터, 그 화소(PixP0)에 관한 휘도 데이터(ID)를 취득하도록 되어 있다. 또한, 제어부(81)는, 상기 제1의 실시의 형태에 관한 제어부(41)와 마찬가지로, 구동부(50)에 대해 제어 신호를 공급하는 기능도 갖고 있다.
플립플롭(82)은, 클록 신호(CK0)에 의거하여 데이터 신호(PS0)를 샘플링하여, 그 결과를 데이터 신호(PS1)로서 출력함과 함께, 클록 신호(CK0)에 의거하여 데이터 신호(PDC)를 샘플링하여, 그 결과를 데이터 신호(PD1)로서 출력하는 것이다. 이 플립플롭(82)은, 예를 들면, 상기 제1의 실시의 형태에 관한 플립플롭(42) 등과 마찬가지로, 2개의 D형 플립플롭 회로를 이용하여 구성되는 것이다.
도 47은, 1프레임 기간(1F)에서 초단의 화소(PixP0)에 입력되는 신호의 한 예를 도시하는 것이고, (A)는 클록 신호(CK)의 파형을 나타내고, (B)는 데이터 신호(PS)의 파형을 나타내고, (C)는 데이터 신호(PD)의 데이터를 나타낸다. 이 일련의 데이터 신호(PD)는, 2개의 부분(DSTART, DDATA)으로 구성되어 있다.
부분(DSTART)은, 이른바 헤더 부분이고, 플래그(RST)와, 데이터(NOP)를 갖고 있다. 플래그(RST)는, 이 부분(DSTART)에서만 "1"로 설정된 것이다. 데이터(NOP)는, 데이지 체인 접속된 화소(PixP)의 개수(N)로부터 1을 뺀 수(N-1)를 나타내는 것이다. 그리고, 이 데이터(NOP)는, 화소(PixP)를 통과할 때마다 1씩 감소하도록 되어 있다.
부분(DDATA)은, 데이지 체인 접속된 N개의 화소(PixP)에 각각 대응하는, N개의 화소 패킷(PCT)으로 구성된다. 각 화소 패킷(PCT)은, 플래그(RST)와, 휘도 데이터(ID)를 갖고 있다. 플래그(RST)는, 이 부분(DDATA)에서는 "0"으로 설정되어 있다. 휘도 데이터(IDR, IDG, IDB)는, 예를 들면, 각각 12비트로 이루어지는 코드이다. 또한, 이 예에서는, 설명의 편의상, 휘도 데이터(IDR, IDG, IDB)를 각각 1비트의 데이터로 하고 있다.
도 48은, 각 화소(PixP)에서의 어드레스(ADR)의 취득에 관한 동작을 모식적으로 도시하는 것이다. 도 47에 도시한 데이터 신호(PS, PD) 및 클록 신호(CK)가 초단의 화소(PixP0)에 입력되면, 우선, 각 화소(PixP)는, 데이터 신호(PD) 중의 부분(START)에 의거하여, 어드레스(ADR)를 취득한다. 구체적으로는, 초단의 화소(PixP0)는, 입력된 데이터 신호(PD0)의 부분(START)으로부터 데이터(NOP)를 취득하고, 이 데이터(NOP)의 값(N-1)을 어드레스(ADR)로 한다. 그리고, 화소(PixP0)는, 이 데이터 신호(PD0)의 데이터(NOP)를, 그 값(N-1)으로부터 1을 뺀 값(N-2)으로 치환하고, 데이터 신호(PD1)로서 출력한다. 마찬가지로, 다음단의 화소(PixP1)는, 전단의 화소(PixP0)로부터 공급된 데이터 신호(PD1)의 부분(START)으로부터 데이터(NOP)를 취득하고, 이 데이터(NOP)의 값(N-2)을 어드레스(ADR)로 한다. 그리고, 화소(PixP1)는, 이 데이터 신호(PD1)의 데이터(NOP)를, 그 값(N-2)으로부터 1을 뺀 값(N-3)으로 치환하고, 데이터 신호(PD1)로서 출력한다. 계속된 화소(PixP2∼PixP(N-2))에 대해서도 마찬가지이다. 그리고 최종단의 화소(PixP(N-1))는, 전단의 화소(PixP(N-2))로부터 공급된 데이터 신호(PD(N-2))의 부분(START)으로부터 데이터(NOP)를 취득하고, 이 데이터(NOP)의 값(0)(제로)을 어드레스(ADR)로 한다.
도 49는, 각 화소(PixP)에서의 휘도 데이터(ID)의 취득에 관한 동작을 모식적으로 도시하는 것이다. 각 화소(PixP)는, 데이터 신호(PS)에서의 펄스 수를 카운트한다. 그리고, 그 카운트값(CNT)이, 각 화소(PixP)의 어드레스(ADR)의 값에 2를 더한 값(ADR+2)과 동등한 때에, 데이터 신호(PD)로부터 휘도 데이터(ID)를 취득한다. 구체적으로는, 예를 들면, 최종단의 화소(PixP(N-1))는, 도 49에 도시한 바와 같이, 데이터 신호(PS(N-1))의 펄스의 카운트값(CNT)이 2가 되었을 때에, 데이터 신호(PD(N-1))로부터 휘도 데이터(ID)를 취득한다. 즉, 이 화소(PixP(N-1))의 어드레스(ADR)는 0(제로)이기 때문에, 카운트값(CNT)이, 이 어드레스(ADR)의 값에 2를 더한 값(2)과 동등하게 된 때에, 데이터 신호(PD(N-1))로부터 휘도 데이터(ID)를 취득한다. 마찬가지로, 예를 들면, 초단의 화소(PixP0)는, 도 49에 도시한 바와 같이, 데이터 신호(PS0)의 펄스의 카운트값(CNT)이 (N+1)이 되었을 때에, 데이터 신호(PD0)로부터 휘도 데이터(ID)를 취득한다. 즉, 이 화소(PixP0)의 어드레스(ADR)는 (N-1)이기 때문에, 카운트값(CNT)이, 이 어드레스(ADR)의 값에 2를 더한 값(N+1)과 동등하게 된 때에, 데이터 신호(PD0)로부터 휘도 데이터(ID)를 취득한다.
이와 같이 하여, 각 화소(PixP)는, 최종단의 화소(PixP(N-1))로부터, 휘도 데이터(ID)를 순차적으로 취득한다. 즉, 예를 들면, 최종단의 화소(PixP(N-1))가 그 화소(PixP(N-1))에 관한 휘도 데이터(ID)를 취득하고, 다음에, 그 전단의 화소(PixP(N-2))가 그 화소(PixP(N-2))에 관한 휘도 데이터(ID)를 취득한다. 마찬가지로 하여, 화소(PixP)(N-2∼PixP0)는, 이 순서로, 휘도 데이터(ID)를 취득한다. 그리고, 각 화소(PixP)는, 각각 취득한 휘도 데이터(ID)에 응한 발광 휘도로 발광한다.
이와 같이, 표시 장치(2)에서는, 각 화소(PixP)에 대해 어드레스(ADR)를 부여하도록 하였기 때문에, 각 화소(PixP)에 대한 휘도 데이터(ID)의 전송의 자유도를 보다 높게할 수 있다. 즉, 예를 들면, 상기 제1의 실시의 형태에 관한 표시 장치(1)에서는, 데이지 체인 접속된 복수의 화소(Pix) 중의 초단의 화소(Pix)로부터 차례로 휘도 데이터(ID)가 판독된다. 한편, 본 실시의 형태에 관한 표시 장치(2)에서는, 각 화소(PixP)에 어드레스(ADR)를 부여하도록 하였기 때문에, 어드레스(ADR)의 부여의 방법을 적절히 변경함에 의해, 휘도 데이터(ID)를 판독하는 화소(PixP)의 순번을 변경할 수 있다.
이상과 같이 본 실시의 형태에서는, 각 화소에 대해 어드레스를 부여하도록 하였기 때문에, 각 화소에 대한 휘도 데이터의 전송의 자유도를 보다 높게할 수 있다.
[변형례 2-1]
상기 실시의 형태에서는, 데이터(NOP)는, 화소(PixP)를 통과할 때마다 1씩 감소하도록 하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 초단의 화소(PixP0)에 입력된 데이터 신호(PD)에서의 데이터(NOP)를 "0"으로 설정함과 함께, 데이터(NOP)가 화소(PixP)를 통과할 때마다 1씩 증가하도록 하여도 좋다. 이 경우에는, 각 화소(PixP)는, 초단의 화소(PixP0)로부터, 휘도 데이터(ID)를 순차적으로 취득한다. 즉, 예를 들면, 초단의 화소(PixP0)가 그 화소(PixP0)에 관한 휘도 데이터(ID)를 취득하고, 다음에, 그 다음단의 화소(PixP1)가 그 화소(PixP1)에 관한 휘도 데이터(ID)를 취득한다. 마찬가지로 하여, 화소(PixP2∼PixP(N-1))는, 이 순서로, 휘도 데이터(ID)를 취득한다. 즉, 상기 실시의 형태의 경우와는 반대의 순서로, 휘도 데이터(ID)를 판독할 수 있다.
[변형례 2-2]
상기 실시의 형태에 관한 표시 장치(2)에, 상기 제1의 실시의 형태에 관한 표시 장치(1)의 변형례 1-1∼1-7을 적용하여도 좋다.
이상, 몇 가지의 실시의 형태 및 변형례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러가지의 변형이 가능하다.
예를 들면, 상기한 각 실시의 형태 등에서는, 화소(Pix)를, 데이터 신호(PS, PD)에 관해 데이지 체인 접속함과 함께, 클록 신호(CK)에 대해서도 데이지 체인 접속하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 50에 도시한 바와 같이, 데이터 신호(PS, PD)에 관해서만 데이지 체인 접속하여도 좋다. 이 경우에는, 클록 신호(CK)에 관해서는, 예를 들면 글로벌한 배선에 의해 각 화소(Pix)에 공급하는 것이 가능하다.
또한, 예를 들면, 상기한 각 실시의 형태 등에서는, LED를 표시 소자로서 이용하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 유기 EL 소자를 표시 소자로서 이용하여도 좋다. 또한, 예를 들면, 도 51에 도시한 바와 같이, 액정 소자를 표시 소자로서 이용하여도 좋다. 화소(PixN)는, 액정 소자(88R, 88G, 88B)와, 그 액정 소자(88R, 88G, 88B)를 구동하는 구동부(50N)를 갖고 있다. 액정 소자(88R, 88G, 88B)의 일단에는, DAC(52R, 52G, 52B)의 출력 단자가 각각 접속되고, 타단에는 전압(Vcom)이 공급되고 있다.
또한, 상기한 각 실시의 형태 등에서는, 본 기술을 텔레비전 장치에 적용하였지만, 이것으로 한정하는 것이 아니고, 화상을 표시하는 다양한 장치에 적용할 수 있다. 구체적으로는, 예를 들면, 축구장이나 야구장 등에 마련된 대형의 디스플레이에 적용하여도 좋다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다.
(1) 각각이, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 상기 제1의 데이터 입력 단자에 입력된 제1의 데이터에 의거하여 표시를 행하는 표시 소자와, 상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 갖는 복수의 제1의 단위 화소를 구비한 표시 패널.
(2) 상기 복수의 제1의 단위 화소 중의 하나의 제1의 단위 화소의 제1의 데이터 입력 단자가, 다른 제1의 단위 화소의 어느 하나의 제1의 데이터 출력 단자에 접속되고,
상기 복수의 제1의 단위 화소 중의 초단의 제1의 단위 화소에 상기 제1의 데이터를 공급하는 구동부를 또한 구비한 상기 (1)에 기재된 표시 패널.
(3) 상기 복수의 제1의 단위 화소의 각각은,
제1의 클록 입력 단자와,
제1의 클록 출력 단자와,
상기 제1의 클록 입력 단자로부터 상기 제1의 클록 출력 단자에의 제1의 클록 신호 경로상에 마련된 제1의 버퍼를 또한 갖는 상기 (2)에 기재된 표시 패널.
(4) 상기 복수의 제1의 단위 화소의 각각은,
제2의 클록 입력 단자와,
제2의 클록 출력 단자와,
상기 제2의 클록 입력 단자로부터 상기 제2의 클록 출력 단자에의 제2의 클록 신호 경로상에 마련된 제2의 버퍼를 또한 가지며,
상기 제1의 클록 입력 단자에 입력된 제1의 클록과, 상기 제2의 클록 입력 단자에 입력된 제2의 클록은, 서로 신호 레벨이 반전하고 있는 상기 (3)에 기재된 표시 패널.
(5) 상기 복수의 제1의 단위 화소의 각각은,
제1의 클록 입력 단자와,
제2의 클록 입력 단자와,
후단의 제1의 단위 화소에서의 제1의 클록 입력 단자에 접속되어야 할 제1의 클록 출력 단자와,
후단의 제1의 단위 화소에서의 제2의 클록 입력 단자에 접속되어야 할 제2의 클록 출력 단자와,
상기 제1의 클록 입력 단자로부터 상기 제2의 클록 출력 단자에의 제1의 클록 신호 경로상에 마련된 제1의 인버터와
상기 제2의 클록 입력 단자로부터 상기 제1의 클록 출력 단자에의 제2의 클록 신호 경로상에 마련된 제2의 인버터를 또한 갖는 상기 (2)에 기재된 표시 패널.
(6) 상기 제1의 클록 신호 경로와, 상기 제2의 클록 신호 경로와의 사이에는, 래치 회로가 삽설되어 있는 상기 (4) 또는 (5)에 기재된 표시 패널.
(7) 상기 복수의 제1의 단위 화소의 각각은,
제2의 데이터 입력 단자와,
제2의 데이터 출력 단자와,
상기 제2의 데이터 입력 단자로부터 상기 제2의 데이터 출력 단자에의 신호 경로상에 마련된 제2의 파형 정형부를 가지며,
상기 제2의 데이터 입력 단자에 입력된 제2의 데이터는, 상기 제1의 데이터에서의 상기 휘도 데이터를 제1의 단위 화소마다 구별하기 위한 데이터 부분을 갖는 상기 (2)부터 (6)의 어느 하나에 기재된 표시 패널.
(8) 상기 복수의 제1의 단위 화소 중의 1의 제1의 단위 화소에서의 상기 제1의 출력 단자에 접속된 제2의 단위 화소를 또한 구비한 상기 (2)부터 (7)의 어느 하나에 기재된 표시 패널.
(9) 상기 제1의 데이터는, 상기 표시 소자에서의 발광 휘도를 획정하는 휘도 데이터를 포함하고,
상기 복수의 제1의 단위 화소의 각각은, 상기 휘도 데이터를 기억하는 메모리부를 또한 가지며,
상기 표시 소자는, 상기 메모리부에서 기억된 상기 휘도 데이터에 응한 휘도로 표시를 행하는 상기 (1)부터 (8)의 어느 하나에 기재된 표시 패널.
(10) 상기 복수의 제1의 단위 화소의 각각은, 상기 메모리부에 기억된 상기 휘도 데이터에 응한 펄스 폭을 갖는 펄스 신호를 생성하는 펄스 생성부를 또한 가지며,
상기 표시 소자는, 상기 펄스 신호에 의거하여 표시를 행하는 상기 (9)에 기재된 표시 패널.
(11) 상기 펄스 생성부는, 카운터를 이용하여 구성되어 있는 상기 (10)에 기재된 표시 패널.
(12) 상기 제1의 파형 정형부, 상기 메모리부, 및 상기 펄스 생성부는, 제1의 단위 화소마다 칩으로서 구성되어 있는 상기 (10)에 기재된 표시 패널.
(13) 상기 복수의 제1의 단위 화소의 각각은, 상기 메모리부에 기억된 상기 휘도 데이터를 D/A 변환하는 변환부를 또한 가지며,
상기 표시 소자는, D/A 변환된 상기 휘도 데이터에 의거하여 표시를 행하는 상기 (9)에 기재된 표시 패널.
(14) 하나의 제1의 단위 화소에 입력되는 제1의 데이터는, 상기 복수의 제1의 단위 화소 중의 상기 하나의 제1의 단위 화소보다도 전에 배치된 제1의 단위 화소에서 휘도 데이터가 판독되었는지의 여부를 나타내는 플래그를 포함하고,
상기 복수의 제1의 단위 화소의 각각은, 상기 플래그에 의거하여, 상기 제1의 데이터에 포함되는 상기 복수의 제1의 단위 화소에 관한 휘도 데이터로부터, 그 제1의 단위 화소에 관한 휘도 데이터를 판별하는 상기 (9)부터 (13)의 어느 하나에 기재된 표시 패널.
(15) 상기 복수의 제1의 단위 화소의 각각에는 어드레스가 할당되고,
상기 복수의 제1의 단위 화소의 각각은, 상기 어드레스에 의거하여, 상기 제1의 데이터에 포함되는 상기 복수의 제1의 단위 화소에 관한 휘도 데이터로부터, 그 제1의 단위 화소에 관한 휘도 데이터를 판별하는 상기 (9)부터 (13)의 어느 하나에 기재된 표시 패널.
(16) 상기 제1의 파형 정형부는 플립플롭인 상기 (1)부터 (15)의 어느 하나에 기재된 표시 패널.
(17) 상기 제1의 파형 정형부는 버퍼인 상기 (1)부터 (15)의 어느 하나에 기재된 표시 패널.
(18) 상기 복수의 제1의 단위 화소의 각각은, 상기 표시 소자를 복수 가지며,
상기 복수의 표시 소자는, 서로 다른 색으로 표시를 행하는 상기 (1)부터 (17)의 어느 하나에 기재된 표시 패널.
(19) 상기 표시 소자는, LED 표시 소자인 상기 (1)부터 (18)의 어느 하나에 기재된 표시 패널.
(20) 제1의 데이터 입력 단자와,
제1의 데이터 출력 단자와,
상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 구비한 화소 칩.
(21) 표시 패널과
상기 표시 패널에 대해 동작 제어를 행하는 제어부를 구비하고,
상기 표시 패널은,
각각이, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 상기 제1의 데이터 입력 단자에 입력된 제1의 데이터에 의거하여 표시를 행하는 표시 소자와, 상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 갖는 복수의 제1의 단위 화소를 포함하는 전자 기기.
본 출원은, 일본 특허청에 2013년 1월 11일에 출원된 일본 특허출원 번호 2013-3646호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 지의 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (21)

  1. 각각이, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 상기 제1의 데이터 입력 단자에 입력된 제1의 데이터에 의거하여 표시를 행하는 표시 소자와, 상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 갖는 복수의 제1의 단위 화소를 구비한 것을 특징으로 하는 표시 패널.
  2. 제1항에 있어서,
    상기 복수의 제1의 단위 화소 중의 하나의 제1의 단위 화소의 제1의 데이터 입력 단자가, 다른 제1의 단위 화소의 어느 하나의 제1의 데이터 출력 단자에 접속되고,
    상기 복수의 제1의 단위 화소 중의 초단의 제1의 단위 화소에 상기 제1의 데이터를 공급하는 구동부를 또한 구비한 것을 특징으로 하는 표시 패널.
  3. 제2항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은,
    제1의 클록 입력 단자와,
    제1의 클록 출력 단자와,
    상기 제1의 클록 입력 단자로부터 상기 제1의 클록 출력 단자에의 제1의 클록 신호 경로상에 마련된 제1의 버퍼를 또한 갖는 것을 특징으로 하는 표시 패널.
  4. 제3항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은,
    제2의 클록 입력 단자와,
    제2의 클록 출력 단자와,
    상기 제2의 클록 입력 단자로부터 상기 제2의 클록 출력 단자에의 제2의 클록 신호 경로상에 마련된 제2의 버퍼를 또한 가지며,
    상기 제1의 클록 입력 단자에 입력된 제1의 클록과, 상기 제2의 클록 입력 단자에 입력된 제2의 클록은, 서로 신호 레벨이 반전하고 있는 것을 특징으로 하는 표시 패널.
  5. 제2항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은,
    제1의 클록 입력 단자와,
    제2의 클록 입력 단자와,
    후단의 제1의 단위 화소에서의 제1의 클록 입력 단자에 접속되어야 할 제1의 클록 출력 단자와,
    후단의 제1의 단위 화소에서의 제2의 클록 입력 단자에 접속되어야 할 제2의 클록 출력 단자와,
    상기 제1의 클록 입력 단자로부터 상기 제2의 클록 출력 단자에의 제1의 클록 신호 경로상에 마련된 제1의 인버터와,
    상기 제2의 클록 입력 단자로부터 상기 제1의 클록 출력 단자에의 제2의 클록 신호 경로상에 마련된 제2의 인버터를 또한 갖는 것을 특징으로 하는 표시 패널.
  6. 제4항에 있어서,
    상기 제1의 클록 신호 경로와, 상기 제2의 클록 신호 경로와의 사이에는, 래치 회로가 삽설되어 있는 것을 특징으로 하는 표시 패널.
  7. 제2항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은,
    제2의 데이터 입력 단자와,
    제2의 데이터 출력 단자와,
    상기 제2의 데이터 입력 단자로부터 상기 제2의 데이터 출력 단자에의 신호 경로상에 마련된 제2의 파형 정형부를 가지며,
    상기 제2의 데이터 입력 단자에 입력된 제2의 데이터는, 상기 제1의 데이터에서의 상기 휘도 데이터를 제1의 단위 화소마다 구별하기 위한 데이터 부분을 갖는 것을 특징으로 하는 표시 패널.
  8. 제2항에 있어서,
    상기 복수의 제1의 단위 화소 중의 하나의 제1의 단위 화소에서의 상기 제1의 출력 단자에 접속된 제2의 단위 화소를 또한 구비한 것을 특징으로 하는 표시 패널.
  9. 제1항에 있어서,
    상기 제1의 데이터는, 상기 표시 소자에서의 발광 휘도를 획정하는 휘도 데이터를 포함하고,
    상기 복수의 제1의 단위 화소의 각각은, 상기 휘도 데이터를 기억하는 메모리부를 또한 가지며,
    상기 표시 소자는, 상기 메모리부에서 기억된 상기 휘도 데이터에 응한 휘도로 표시를 행하는 것을 특징으로 하는 표시 패널.
  10. 제9항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은, 상기 메모리부에 기억된 상기 휘도 데이터에 응한 펄스 폭을 갖는 펄스 신호를 생성하는 펄스 생성부를 또한 가지며,
    상기 표시 소자는, 상기 펄스 신호에 의거하여 표시를 행하는 것을 특징으로 하는 표시 패널.
  11. 제10항에 있어서,
    상기 펄스 생성부는, 카운터를 이용하여 구성되어 있는 것을 특징으로 하는 표시 패널.
  12. 제10항에 있어서,
    상기 제1의 파형 정형부, 상기 메모리부, 및 상기 펄스 생성부는, 제1의 단위 화소마다 칩으로서 구성되어 있는 것을 특징으로 하는 표시 패널.
  13. 제9항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은, 상기 메모리부에 기억된 상기 휘도 데이터를 D/A 변환하는 변환부를 또한 가지며,
    상기 표시 소자는, D/A 변환된 상기 휘도 데이터에 의거하여 표시를 행하는 것을 특징으로 하는 표시 패널.
  14. 제9항에 있어서,
    하나의 제1의 단위 화소에 입력되는 제1의 데이터는, 상기 복수의 제1의 단위 화소 중의 상기 하나의 제1의 단위 화소보다도 전에 배치된 제1의 단위 화소에서 휘도 데이터가 판독되었는지의 여부를 나타내는 플래그를 포함하고,
    상기 복수의 제1의 단위 화소의 각각은, 상기 플래그에 의거하여, 상기 제1의 데이터에 포함되는 상기 복수의 제1의 단위 화소에 관한 휘도 데이터로부터, 그 제1의 단위 화소에 관한 휘도 데이터를 판별하는 것을 특징으로 하는 표시 패널.
  15. 제9항에 있어서,
    상기 복수의 제1의 단위 화소의 각각에는 어드레스가 할당되고,
    상기 복수의 제1의 단위 화소의 각각은, 상기 어드레스에 의거하여, 상기 제1의 데이터에 포함되는 상기 복수의 제1의 단위 화소에 관한 휘도 데이터로부터, 그 제1의 단위 화소에 관한 휘도 데이터를 판별하는 것을 특징으로 하는 표시 패널.
  16. 제1항에 있어서,
    상기 제1의 파형 정형부는 플립플롭인 것을 특징으로 하는 표시 패널.
  17. 제1항에 있어서,
    상기 제1의 파형 정형부는 버퍼인 것을 특징으로 하는 표시 패널.
  18. 제1항에 있어서,
    상기 복수의 제1의 단위 화소의 각각은, 상기 표시 소자를 복수 가지며,
    상기 복수의 표시 소자는, 서로 다른 색으로 표시를 행하는 것을 특징으로 하는 표시 패널.
  19. 제1항에 있어서,
    상기 표시 소자는, LED 표시 소자인 것을 특징으로 하는 것을 표시 패널.
  20. 제1의 데이터 입력 단자와,
    제1의 데이터 출력 단자와,
    상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 구비한 것을 특징으로 하는 화소 칩.
  21. 표시 패널과
    상기 표시 패널에 대해 동작 제어를 행하는 제어부를 구비하고,
    상기 표시 패널은,
    각각이, 제1의 데이터 입력 단자와, 제1의 데이터 출력 단자와, 상기 제1의 데이터 입력 단자에 입력된 제1의 데이터에 의거하여 표시를 행하는 표시 소자와, 상기 제1의 데이터 입력 단자로부터 상기 제1의 데이터 출력 단자에의 신호 경로상에 마련된 제1의 파형 정형부를 갖는 복수의 제1의 단위 화소를 포함하는 것을 특징으로 하는 전자 기기.
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